VLSI測試與可測性設(shè)計

1、VLSI測試與可測性設(shè)計摘要：從可測性設(shè)計與 VLSI 測試、VLSI設(shè)計之間的關(guān)系出發(fā)，將與可測性設(shè)計相關(guān)的VLSI測試方法學(xué)、設(shè)計方法學(xué)的內(nèi)容有機地融合在一起。文中簡要地介紹了VLSI可測性設(shè)計的理論基礎(chǔ)和技術(shù)種類，簡明地評述了可測性設(shè)計的現(xiàn)狀和發(fā)展趨勢，并且探討了可測性設(shè)計的實現(xiàn)方法。關(guān)鍵詞：可測性設(shè)計、自動測試生成、掃描設(shè)計、邊界掃描技術(shù)第一章 引言在VLSI(超大規(guī)模集成電路)技術(shù)迅猛發(fā)展的今大，集成電路工業(yè)已經(jīng)達到了一個的高度:上億只晶體管集成在一個芯片上，片內(nèi)時鐘信號的頻率超過2GHz。隨之而來的，是越來越突出的測試瓶頸問題。一則，ATE(自動測試設(shè)備)的發(fā)展很難跟得上芯片的發(fā)展

2、步伐(系統(tǒng)時鐘、信號精度、存儲數(shù)據(jù)量等)。再則，高性能ATE的價格將是令人望而卻步的。而SoC(片上系統(tǒng))的出現(xiàn)，更是對測試領(lǐng)域提出了新的挑戰(zhàn)。為了保證芯片的可靠性，測試是必不可少的手段。而要突破測試瓶頸，只有一個唯一的途徑:DFT可測性設(shè)計。VLSI可測性設(shè)計是一些應(yīng)用于VLSI設(shè)計的規(guī)則和方法的集合;是通過在電路中增加一些物理結(jié)構(gòu)，使得該設(shè)計具有“容易被測試”的特性，并使其能夠?qū)崿F(xiàn)高質(zhì)量的制造測試的方法的總稱?？蓽y性設(shè)計的目的，不僅僅是測試矢量的自動生成和故障覆蓋率的提高，也不僅僅是為了某種類型測試設(shè)備的需要。可測性設(shè)計是集成電路設(shè)計學(xué)和測試方法學(xué)的有機融合。一方而，集成電路測試方法學(xué)的每

3、個新的突破，都會帶來可測性設(shè)計技術(shù)領(lǐng)域的新的一飛躍。另一方而，可測性設(shè)計越來越成為VLSI設(shè)計過程中不可或缺的一環(huán)，它已經(jīng)滲透到集成電路設(shè)計的各個層而?？蓽y性設(shè)計的成敗，直接影響到整個電路的性能，影響到芯片設(shè)計、制造和測試，乃至芯片成木、開發(fā)時間和產(chǎn)品品質(zhì)等決定其市場競爭能力的因素。因此，本文分別從“DFT與VLSI測試”、"DFT與VLSI設(shè)計”這兩個角度，對自上個世紀70年代以來，VLSI可測性設(shè)計領(lǐng)域里豐碩的理論和實踐成果，以及未來的發(fā)展趨勢做了一個比較系統(tǒng)和全而的歸納和總結(jié)。第二章 DFT與VLSI測試沒有測試理論的支持和測試應(yīng)用的需求，可測性設(shè)計就失去了存在的依據(jù)和意義。了

4、解集成電路測試方法學(xué)的主要內(nèi)容，有助于深刻地理解可測性設(shè)計技術(shù)的木質(zhì)。而了解集成電路測試應(yīng)用的相關(guān)知識，對于解決可測性設(shè)計實踐中的一些問題也是有所幫助的。2.1故障模型和故障模擬集成電路測試的目的是為了排除存在制造缺陷的芯片。芯片的缺陷包括工藝缺陷、材料缺陷、時間相關(guān)的失效和封裝失效等。而故障就是這些缺陷的抽象表現(xiàn)形式。行為級的高層次故障模型可用于微處理器測試和存儲器測試;寄存器傳輸級和邏輯級的固定故障、橋接故障和延遲故障可用于數(shù)字邏輯測試;晶體管及元件級的故障模型主要用于模擬電路的測試。此外，還有一些不能具體劃分到哪個設(shè)計抽象級別的故障模型，如IDDQ(靜態(tài)電流故障)。由故障建模導(dǎo)出了故障等

5、效和故障兼并等概念，故障模型是測試及可測性設(shè)計的基礎(chǔ)。故障模擬能夠在注入故障的情況卜模擬電路的響應(yīng)，主要用于測試評估及測試生成，是驗證測試質(zhì)量的重要手段。數(shù)字邏輯電路的故障模擬涉及故障采樣、故障模擬算法(串行、并行、演繹、并發(fā)等)、故障覆蓋率統(tǒng)計等一些內(nèi)容。而模擬電路的故障模擬包括非線性電路的DC故障模擬、線性電路的AC故障模擬、Monte-Carl<)模擬等。故障模擬是可測性設(shè)計中必不可少的步驟之一。2.2可測性度量和測試生成可測性是一種使電路容易(在某些時候甚至是能夠)被測試的特性m。針對邏輯級電路模型，可測性度量算法可以按靜態(tài)和動態(tài)分類。靜態(tài)可測性度量算法又可以分為非概率模型(SC

6、OAP,GLOBAL,SCTM等)和概率模型(STAFAN ,PREDICT等)。動態(tài)可測性度量算法以動態(tài)的COP和動態(tài)的SCTM為代表。隨著IC設(shè)計的發(fā)展，HITESTA等測度的出現(xiàn)滿足了在設(shè)計的較高層次分析可測性的需求3。通過可測性度量，一方而可以指導(dǎo)IC設(shè)計者做可測性設(shè)計(重新設(shè)計電路或者添加測試硬件)，另一方而對測試生成和故障覆蓋率分析也有幫助。測試向量的產(chǎn)生方法根據(jù)而向功能和而向結(jié)構(gòu)的不同而不同。設(shè)計者往往只能提供有限的功能測試集(典型的故障覆蓋率為70%-75%)。對于高覆蓋率的功能測試集而言，測試生成和測試應(yīng)用的時間開銷都是不可接受的。因此，而向結(jié)構(gòu)測試的組合電路測試生成算法(P

7、ODEM,FAN,SOCRATES,E ST等)和時序電路測試生成算法(重復(fù)邏輯陣列、ONTEST,SEST等)得到了廣泛的應(yīng)用。而模擬電路也有而向功能測試的基于靈敏度的ATPG(自動測試生成)和而向結(jié)構(gòu)的基于“信號流圖”的ATPG技術(shù)。2.3測試經(jīng)濟和測試質(zhì)量成功的可測性設(shè)計必須考慮要以盡可能小的代價獲得盡可能高的測試質(zhì)量。測試的代價包括ATE和CAD的購買和使用費用、測試向量生成和測試編程的時間開銷、測試電路的而積和測試管腳、測試應(yīng)用的時間等4。而測試質(zhì)量用缺陷級別來表示，即通過了測試的故障芯片與通過了測試的芯片總數(shù)的比值。這些指標對于確定DFT方案是必不可少的。2.4測試過程和測試設(shè)備芯

8、片測試的起始階段是驗證測試，即檢驗設(shè)計和測試程序的正確性，需要設(shè)計者的參與。在驗證測試之后才能進行制造測試。而測試的最后階段是接收測試。VLSI測試根據(jù)特點和目的的不同，可以分為四類:品質(zhì)鑒定(即設(shè)計調(diào)試和驗證測試)、生產(chǎn)測試、老化測試和接收測試。每個芯片都要經(jīng)歷參數(shù)測試和功能測試。而芯片類型的區(qū)別決定了其可測性設(shè)計、測試方法、測試內(nèi)容和測試設(shè)備的不同。自動測試設(shè)備是一些大型的精密儀器，主要有數(shù)字電路測試機、混合信號電路測試機、存儲器測試機等。ATE能夠根據(jù)芯片設(shè)計者提供的測試向量集，產(chǎn)生激勵信號輸入到被測芯片，并且將捕獲到的輸出信號與測試集比較，判斷芯片正確與否。此外，ATE還能對芯片的電氣

9、參數(shù)(靜態(tài)和動態(tài)參數(shù))進行測量。只有了解芯片測試所使用的ATE的性能，才能合理地確定 DFT的方案。第三章 DFT與VLSI設(shè)計可測性設(shè)計應(yīng)該具有以卜一些功能:改善電路內(nèi)部的可測性;增加電路內(nèi)部模塊的可隔離性;完成一定的測試任務(wù);提供測試訪問機制;適應(yīng)系統(tǒng)測試的需求等等。現(xiàn)代VLSI設(shè)計中，在一個芯片中運用幾種不同的可測性設(shè)計技術(shù)已經(jīng)是司空見慣的事情。而且。可測性設(shè)計也不再局限于邏輯級范疇，同時向設(shè)計的更高層次(RTL級、行為級)和更低層次(晶體管級、版圖)延伸。從VLSI設(shè)計中剝離出來，單獨談?wù)撃稠椏蓽y性設(shè)計技術(shù)顯然是不可取的。有鑒于此，卜文將從最具代表性的二類VLSI(數(shù)字系統(tǒng)、混合信號系

10、統(tǒng)、SoC)的設(shè)計中探討可測性設(shè)計技術(shù)。3.1數(shù)字系統(tǒng)的可測性設(shè)計數(shù)字系統(tǒng)可以簡單地看作是數(shù)字邏輯電路與嵌入式存儲器的組合，它所而臨的測試問題在于嵌入式存儲器、存儲器陰影邏輯和多時鐘等。作為一個自頂向卜的正向設(shè)計，在設(shè)計流程的較早階段，DFT設(shè)計者就要考慮上述測試問題。常用于數(shù)字系統(tǒng)的可測性設(shè)計技術(shù)是自測試技術(shù)(BIST)和掃描設(shè)計(SCAN )。出于板級測試的需要，在芯片中還可以運用邊界掃描技術(shù)(BSD ) o自測試是利用芯片內(nèi)部資源或者添加新的結(jié)構(gòu)，將測試碼生成、測試響應(yīng)分析和相應(yīng)的測試控制等結(jié)構(gòu)置入芯片內(nèi)部，用來產(chǎn)生測試向量，分析測試響應(yīng)，然后輸出測試結(jié)論的一種可測性設(shè)計方法。作為BIS

11、T的核心部分，最常用的測試碼生成和測試響應(yīng)分析的結(jié)構(gòu)是線性反饋移位寄存器、多輸入移位寄存器和BILBO(build-in logic block observ-er X51。此外還可能需要一些ROM(存儲激勵或期待的響應(yīng))和比較器(分析響應(yīng))。目前成熟的BIST技術(shù)可以分為隨機邏輯BIST、存儲器BIST和延遲故障BIST二大類。其中，選擇合適的存儲器測試算法對于存儲器BIST是關(guān)鍵的。掃描設(shè)計的主體思想是:通過增加額外的信號和邏輯，讓電路可以在測試模式卜運行;在測試模式卜，觸發(fā)器可以形成一條或多條具有移位寄存功能的掃描寄存器鏈;在測試模式卜，可以經(jīng)由原始輸入對掃描鏈上的所有觸發(fā)器設(shè)置初始狀態(tài)

12、，也可以將掃描鏈上所有觸發(fā)器的當前狀態(tài)經(jīng)由原始輸出端口讀出;而在工作模式卜，所有觸發(fā)器執(zhí)行原來的電路功能。掃描設(shè)計可以分為全掃描設(shè)計、部分掃描設(shè)計(基于可測性分析的方法、基于測試生成的方法和基于結(jié)構(gòu)分析的方法)和掃描設(shè)計擴展技術(shù)(以掃描保持觸發(fā)器技術(shù)和隨機訪問掃描為代表)。常用于掃描設(shè)計的掃描結(jié)構(gòu)有:MultiplexedFlip -F1op,Clocked -Scan,LSSD和Auxiliary -ClockLSSD。掃描設(shè)計要考慮的問題有:多時鐘域的處理;減少測試時間;減少測試功耗等。因此，合理地規(guī)劃掃描鏈路是掃描設(shè)計的重點。新的掃描設(shè)計技術(shù)，如掃描森林、掃描樹等等就是這種思潮的體現(xiàn)。邊

13、界掃描設(shè)計(BSD)是JTAG組織提出的一項可測性設(shè)計技術(shù)，它由TAP控制器、旁路寄存器,ID寄存器、指令寄存器和邊界掃描單元等結(jié)構(gòu)組成。邊界掃描技術(shù)具有測試板級芯片間的互聯(lián)和提供芯片內(nèi)部測試訪問機制等功能。此外，邊界掃描單元經(jīng)過重新配置，還以成為BIST的測試向量發(fā)生器和測試響應(yīng)壓縮器。在數(shù)字系統(tǒng)設(shè)計的較高層次，設(shè)計者就需要運用高層次的可測性度量方法分析電路的可測性問題，以對芯片的設(shè)計做相應(yīng)的修改，并且使設(shè)計的HDL代碼風格符合掃描設(shè)計規(guī)則。然后是在行為級和RTL級完成BIST的設(shè)計。在邏輯綜合之后，設(shè)計者需要進行掃描設(shè)計的開發(fā)。根據(jù)需要，設(shè)計者在適當?shù)臅r候增加BSD功能(RTL級或者邏輯綜

14、合之后)。在后端的布局布線階段，也要考慮掃描鏈路的重新規(guī)劃問題。最后，設(shè)計者應(yīng)該提供優(yōu)化的高測試覆蓋率的測試向量集。3.2混合信號系統(tǒng)的可測性設(shè)計混合信號系統(tǒng)由數(shù)字電路模塊和模擬電路模塊構(gòu)成。因為模擬電路模塊的輸入和輸出往往與數(shù)字電路模塊相連，降低了電路的可控性和可觀性，所以混合信號系統(tǒng)可測性設(shè)計的重點在于模擬部分。最簡單的做法是增加額外的管腳來提高內(nèi)部模擬信號的可測性。模擬測試總線技術(shù)(IEEE STD1149.4)則為探測混合信號系統(tǒng)內(nèi)部不同的數(shù)字和模擬部分以及外部的阻抗提供了訪問機制和多路技術(shù)。模擬測試總線(ATB)木身并不負責模擬信號性能指標的測試，它只是為在混合信號芯片中發(fā)現(xiàn)模擬部件

15、的開路、短路和“誤裝”等故障提供了一種更加簡單的途徑。這個可測性設(shè)計標準把一些ATE的測量總線和多路技術(shù)集成到了混合信號芯片當中，從而為自動測試設(shè)備建立起一個訪問混合信號芯片及其內(nèi)部互連的機制。在實踐中，模擬測試總線常常與邊界掃描一起使用，用以提高模擬電路(特別是芯片內(nèi)部的數(shù)模接口)的可觀性，同時可以減少大量的額外的測試點。除了與其結(jié)合使用的邊界掃描結(jié)構(gòu)之外，它還包括模擬測試訪問端口、測試總線接口電路、模擬邊界模塊、內(nèi)部模擬測量總線以及相應(yīng)的控制邏輯等部件。對于模擬信號的測試，基木上還是依賴于模擬測試儀器和基于DSP的混合信號ATE但是與數(shù)字系統(tǒng)ATE的境域類似，混合信號ATE也越來越難跟上V

16、LSI的發(fā)展步伐了。因此，業(yè)內(nèi)人士一直沒有放棄尋找其它解決途徑的努力。例如，利用混合信號系統(tǒng)內(nèi)部的DSP電路模塊對內(nèi)部模擬電路模塊做自測試等可測性設(shè)計技術(shù)應(yīng)該是很有實踐價值的方法。其它的理論還有而向結(jié)構(gòu)的模擬ATPG及其相應(yīng)的DFT技術(shù)等等。3.3 SoC的可測性設(shè)計片上系統(tǒng)(SoC)有如卜特點:集成度高和晶體管數(shù)目多;多種設(shè)計、制造技術(shù)的集合;多時鐘域;基于嵌入式IP核的層次化設(shè)計等。當前流行的系統(tǒng)級芯片設(shè)計方法被稱為“Divide-and-Conquer"。這種方法是基于IP內(nèi)核的設(shè)計，即內(nèi)核提供者承擔了大部分的設(shè)計工作。由此帶來的結(jié)果是雖然設(shè)計速度提高了，但是測試開發(fā)的瓶頸問題

17、更加突出。SoC的測試而臨著二大挑戰(zhàn):分布式的設(shè)計和測試開發(fā);嵌入式IP內(nèi)核的測試訪問;芯片級的測試優(yōu)化。對于IP內(nèi)核設(shè)計者來說.他必須承擔起完全的內(nèi)核的設(shè)計，這就包括內(nèi)核的DFT和測試。而對于SoC設(shè)計者而言，他必須從內(nèi)核設(shè)計者那里得到相應(yīng)的測試方法、測試模式、測試協(xié)議、故障模型和故障覆蓋率的數(shù)據(jù)、測試圖形、診斷和失效分析的方法、DFT和DFD的結(jié)構(gòu)等信息。為了測試嵌入式內(nèi)核，相應(yīng)的DFT技術(shù)既要能夠提供內(nèi)核的測試訪問機制，還要能夠在測試時隔離內(nèi)核。測試外殼就是這樣一種DFT技術(shù)，它由外殼指令寄存器、外殼單元(包括輸入、輸出和雙向)、外殼旁路寄存器、多路選擇器及其連線組成。整個測試外殼結(jié)構(gòu)可

18、以工作在正常工作模式、并行內(nèi)測試模式、并行外測試模式、串行內(nèi)測試模式、串行外測試模式和旁路模式。其中內(nèi)測試是對IP內(nèi)核進行測試，外測試是對IP內(nèi)核與芯片其它部分之間的連接性的測試。目前，這項技術(shù)被暫定為IEEE P1500標準。隨著它的擴展和完善，將會成為IP內(nèi)核設(shè)計者和SoC設(shè)計者共同遵守的可測性設(shè)計技術(shù)。在SoC芯片級，DFT設(shè)計者首先要對自己設(shè)計的電路做可測性設(shè)計和測試開發(fā)，然后需要集成所有內(nèi)核和非內(nèi)核的D FT及其測試集n。在這項復(fù)雜的工程當中，設(shè)計者要處理好隔離單元的間隔度;要優(yōu)化測試訪問架構(gòu)(根據(jù)測試質(zhì)量、測試帶寬、芯片而積和測試代價等條件);要做好測試調(diào)度(考慮測試向量的數(shù)量、測

19、試時間、測試功耗及其分配、芯片而積等因素)，以優(yōu)化測試執(zhí)行。此外，如何充分利用SoC芯片內(nèi)部的資源，設(shè)計片內(nèi)的測試激勵源和測試響應(yīng)接收器，也是DFT設(shè)計者應(yīng)當重視的問題。第四章 結(jié)論在ITRS , 99會議上，提出了這樣的估計:到2005年，100nm的工藝、3.SGHz的時鐘、0.9-1.2V的電源將把集成電路工業(yè)帶入一個新的紀元。新的芯片缺陷和故障將給IC測試及可測性設(shè)計帶來挑戰(zhàn):噪聲、延遲、色度亮度干擾、軟錯誤等。而隨著技術(shù)的進步，不久的將來，集成了數(shù)字、模擬、光學(xué)、化學(xué)部件，甚至微機電系統(tǒng)的新型芯片將會問世。相應(yīng)地，設(shè)計驗證和制造測試將會而臨意想不到的復(fù)雜和困難，現(xiàn)在主流的可測性設(shè)計技術(shù)領(lǐng)