FPGA簡易數(shù)字頻率計(jì)課程設(shè)計(jì)報(bào)告

1、FPGA簡易數(shù)字頻率計(jì)課程設(shè)計(jì)報(bào)告The DeSlgIl Of SimPIe DigitaI FreqUeilCy Meter BaSe On FPGAABSTRACTThe design is based On FPGA digital frequency Of a SinIPIe plan, USe VerilOg hardware design realized the frequency Of internal function module, the accuracy Of the measurement method, etc NIOS and FPGA, SOft nuclear

2、 CPU embedded systems, USing the SOPC COnStitUte NIOS SOft CheCk data management man-machine floating POint calculations, exchange, With real-time display interface ChiP traditional FPGA + MCU solutions, SyStem is much more flexible than Small VOklme and low COnSUmPtion, have advantages Of hardware

3、and SOftWare SyStemS in PrOgranImable functions.ThiS design method Of measuring frequency by measuring method is COmPared With direct frequency measurement method, and the IneaSUring accuracy Of ZhOUFaYOU CharaCteriStiCS FrOnt-end Signal input by AD811 amplifier to recuperate broadband amplification

4、, Weak S ignal by COmParatOr plastic, after USing measurements On FPGA, SyStem Of good real-time, high PreCiSiOnKey WOrds： EqUal PreCiSiOn FreqUenCy COUnter FPGA NIOS VerilOg摘 要:本設(shè)計(jì)是基于FPGA的一個(gè)簡易數(shù)字頻率計(jì),利用VeriIog 硬件描述語言設(shè)計(jì)實(shí)現(xiàn)了頻率計(jì)內(nèi)部功能模塊，采用了等精度測(cè)量的 方法，并結(jié)合NloS軟核CPU嵌入FPGA,構(gòu)成SOPC系統(tǒng)，利用 Nlc)S軟核對(duì)數(shù)據(jù)浮點(diǎn)運(yùn)算處理，管理人機(jī)交換界而實(shí)

5、時(shí)顯示，跟傳 統(tǒng)FPGA+單片機(jī)的多芯片系統(tǒng)方案相比更加靈活，系統(tǒng)體積小和功 耗小等優(yōu)勢(shì)，具備軟硬件在系統(tǒng)可編程的功能。本設(shè)計(jì)測(cè)量頻率的方法采用的是等精度測(cè)量法，相比直接測(cè)頻 法和測(cè)周法有精度更高的特點(diǎn)。前端信號(hào)輸入調(diào)理采用寬帶放大器 AD811對(duì)微弱信號(hào)進(jìn)行放大，經(jīng)過比較器整形調(diào)理后，F(xiàn)PGA進(jìn)行采 用測(cè)量，系統(tǒng)實(shí)時(shí)性好，精度高。關(guān)鍵詞：等精度頻率計(jì)FPGA NIOS VerilOg摘 要IABSTRACT II1概述12系統(tǒng)方案分析及比較選擇32.1方案構(gòu)想32.2方案比較及選用依據(jù)：43工作原理及其系統(tǒng)框圖53.1計(jì)數(shù)式直接測(cè)頻法53.2計(jì)數(shù)式直接測(cè)周期63.3等精度測(cè)量原理74硬件系統(tǒng)

6、實(shí)現(xiàn)104. 1硬件系統(tǒng)原理圖104. 1. 1放大電路的選擇104. 1. 2整形電路134. 2 FPGA控制電路154.2.1 FPGA芯片選型154.2.2 FPGA最小系統(tǒng)搭建164.3 FPGA內(nèi)部模塊194.3.1系統(tǒng)總體框圖194.3.2同步預(yù)置模塊204.3.3頻率計(jì)數(shù)模塊、時(shí)間計(jì)數(shù)模塊214.3.4數(shù)據(jù)輸出模塊，計(jì)數(shù)器清零模塊211、概述隨著微電子技術(shù)和計(jì)算機(jī)技術(shù)的迅速發(fā)展，特別是單片微機(jī)和 片上可編程系統(tǒng)的出現(xiàn)和發(fā)展，使傳統(tǒng)的電子測(cè)量儀器在原理、功 能、精度及自動(dòng)化水平等方面都發(fā)生了巨大的變化，形成一種完全突 破傳統(tǒng)概念的新一代測(cè)量儀器。頻率計(jì)廣泛采用了高速集成電路和 大

7、規(guī)模集成電路，使儀器在小型化、耗電、可靠性等方面都發(fā)生了重 大的變化。傳統(tǒng)的頻率計(jì)測(cè)量誤差較大，等精度頻率計(jì)以其測(cè)量準(zhǔn)確、 精度高、方便等優(yōu)勢(shì)將得到廣泛的應(yīng)用。頻率計(jì)是電子計(jì)數(shù)器的一種，在電子技術(shù)領(lǐng)域內(nèi)，頻率與電壓一樣， 也是一個(gè)基本參數(shù)。目前，隨著電子技術(shù)、微電子技術(shù)、數(shù)字技術(shù)、 計(jì)算機(jī)科學(xué)的發(fā)展，電子計(jì)數(shù)器己經(jīng)大量采用大規(guī)模、超大規(guī)模集成 電路，尤其是與微處理器相結(jié)合，實(shí)現(xiàn)了程控化和智能化，頻率計(jì)不 斷得到發(fā)展和完善。尤其是近代以來，隨著電子工業(yè)的飛速發(fā)展， EDA技術(shù)的問世，新型的頻率計(jì)具有測(cè)量精度高、速度快、自動(dòng)化 程度高、直接數(shù)字顯示、操作簡便等特點(diǎn)。在此基礎(chǔ)上附加參數(shù)轉(zhuǎn) 換電路，可

8、以完成多參數(shù)、多功能測(cè)量，應(yīng)用前景非常廣闊。傳統(tǒng)的測(cè)頻方法有直接測(cè)頻法和測(cè)周法，在一定的閘門時(shí)間內(nèi)計(jì) 數(shù)，門控信號(hào)和被測(cè)信號(hào)不同步，計(jì)數(shù)值會(huì)產(chǎn)生一個(gè)脈沖的誤差。等 精度測(cè)頻法采用門控信號(hào)和被測(cè)信號(hào)同步，消除對(duì)被測(cè)信號(hào)計(jì)數(shù)產(chǎn) 生的一個(gè)脈沖的誤差。等精度頻率測(cè)量方法消除了量化誤差，可以在 整個(gè)測(cè)試頻段內(nèi)保持高精度不變，其精度不會(huì)因被測(cè)信號(hào)頻率的高 低而發(fā)生變化。采用FPGA作為控制核心的等精度頻率計(jì)，可以充分 利用FPGA高速數(shù)據(jù)采集技術(shù)較容易實(shí)現(xiàn)等精度測(cè)頻。通過FPGA對(duì) 同步門的控制，使被測(cè)信號(hào)和標(biāo)準(zhǔn)信號(hào)在閘門時(shí)間內(nèi)同步測(cè)量，為 了提高精度，將電子計(jì)數(shù)功能轉(zhuǎn)為測(cè)周期，采用多周期同步測(cè)量技術(shù),

9、實(shí)現(xiàn)等精度測(cè)量。隨著電子設(shè)計(jì)技術(shù)的飛速發(fā)展，專用集成電路ASIC、用戶現(xiàn)場(chǎng) 可編程門陣列(FPGA)及復(fù)雜可編程邏輯器件(CPLD)的復(fù)雜度越來越 高，數(shù)字通信、工業(yè)自動(dòng)化控制等領(lǐng)域所用的數(shù)字電路及系統(tǒng)的復(fù) 雜程度也越來越高。設(shè)計(jì)這樣復(fù)雜的電路及系統(tǒng)也不再是簡單的個(gè)人 勞動(dòng)，而需要綜合許多專家的經(jīng)驗(yàn)和知識(shí)才能夠完 成。硬件描述語 言VeriIog順應(yīng)這種潮流，迅速發(fā)展，目前己得到廣泛的應(yīng)用。FPGA的結(jié)構(gòu)靈活，其邏輯單元、可編程內(nèi)部連線和I/O單元 都可以由用戶編程，可以實(shí)現(xiàn)任何邏輯功能，滿足各種設(shè)計(jì)需求。 其速度快，功耗低，通用性強(qiáng)，特別適用于復(fù)雜系統(tǒng)的設(shè)計(jì)。使用 FPGA還可以實(shí)現(xiàn)動(dòng)態(tài)配置

10、、在線系統(tǒng)重構(gòu)(可以在系統(tǒng)運(yùn)行的不 同時(shí)刻，按需要改變電路的功能，使系統(tǒng)具備多種空間相關(guān)或時(shí)間相 關(guān)的任務(wù))及硬件軟化、軟件硬化等功能。在大多數(shù) 的研制過程中，人們習(xí)慣把FPGA技術(shù)跟MCU技術(shù) 相結(jié)合的方式來完成設(shè)計(jì)。FPGA有速度快，靈活等特點(diǎn)，速度快的 優(yōu)勢(shì)來源于FPGA的硬邏輯方式。由于FPGA的邏輯功能全部用硬 件電路實(shí)現(xiàn)，故所有的延遲只來源于門電路，而一般門電路的延遲都 在ns級(jí)別。但與MeU相比，F(xiàn)PGA實(shí)現(xiàn)的功能較為簡單。你無法 想象用硬件電路可以實(shí)現(xiàn)一個(gè)WindOWS操作系統(tǒng)。所以人更習(xí)慣把 FPGA在絕大多數(shù)系統(tǒng)中充當(dāng)配角，比如，為系統(tǒng)的主控MCU擴(kuò)展 某種接口等等?，F(xiàn)在，

11、FPGA有向MCU發(fā)展的趨勢(shì)。當(dāng)然，最終 FPGA不會(huì)變成MCU,最終FPGA會(huì)發(fā)揚(yáng)其優(yōu)點(diǎn)，成為比MeU更 為強(qiáng)大的東西。目前有些FPGA已帶有模擬IO,很多FPGA可嵌入 8051, ARM等軟核，盡管現(xiàn)在由于成本等因素，這類應(yīng)用并不多， 但是這個(gè)發(fā)展路線不會(huì)錯(cuò)。一些廠商己經(jīng)考慮把軟核變成硬核，也 就是在FPGA中嵌入MCU, 一旦類似的產(chǎn)品出現(xiàn),實(shí)現(xiàn)SySterm On One ChiP便變得非常容易。木設(shè)計(jì)采用的就是目前相對(duì)成熟的NIOS軟核 嵌入到FPGA中實(shí)現(xiàn)SPOCO2系統(tǒng)方案分析及比較選擇2.1方案構(gòu)想方案一：系統(tǒng)測(cè)頻部分采用中小規(guī)模數(shù)字集成電路，用機(jī)械式功能 轉(zhuǎn)換開關(guān)換檔，完成

12、測(cè)頻率功能。該方案的特點(diǎn)是中小規(guī)模集成數(shù)字 電路應(yīng)用技術(shù)成熟，能可靠的完成頻率計(jì)的基木功能，但由于系統(tǒng) 功能要求較高，所以電路過于復(fù)雜。而且多量程換檔開關(guān)使用不便。 此方案對(duì)輸入信號(hào)作分頻整形處理后，再與1秒脈寬帶信號(hào)共同輸 入與非門，其輸出作為計(jì)數(shù)脈沖，由計(jì)數(shù)器計(jì)數(shù)，然后鎖存、譯碼輸出到數(shù)碼管顯示。方 案二 采用MCS-51系列單片機(jī)，將欲測(cè)量的輸入信號(hào)（IHZ IOMHZ）進(jìn)行限幅、放大、整形和分頻處理，利用單片機(jī)進(jìn)行頻率、 周期的測(cè)量和計(jì)算處理，運(yùn)算結(jié)果并行輸出到數(shù)碼顯示。如圖22 所示，顯然此種方案由于采用單片機(jī)技術(shù)，利用定時(shí)器計(jì)時(shí)一段時(shí)間, 在通過計(jì)數(shù)器在這段時(shí)間內(nèi)計(jì)數(shù)，實(shí)現(xiàn)用計(jì)數(shù)

13、法測(cè)量頻率。方案三：采用FPGA+ nios軟核CPU組合，外圍信號(hào)輸入電路經(jīng)放大 整形調(diào)理，fpga采集模塊負(fù)責(zé)輸入信號(hào)的采集，nios負(fù)責(zé)對(duì)采集信號(hào) 的運(yùn)算及人機(jī)界面的控制，為了進(jìn)一步提高測(cè)量頻率的精度和實(shí)時(shí) 性，采用等精度測(cè)量頻率，用FPGA可以容易實(shí)現(xiàn)等精度頻率的測(cè)量。方案比較及選用依據(jù)：顯然方案二要比方案一簡潔、新穎，但從系統(tǒng)設(shè)計(jì)的指標(biāo)要求上 看，要實(shí)現(xiàn)頻率的測(cè)量范圍IHZIOMHz,但由于使用的是計(jì)數(shù)法測(cè) 量頻率，在頻率較低時(shí)會(huì)產(chǎn)生較大的誤差，方案三利用FPGA高速 的信號(hào)采集處理能力，采用等精度測(cè)量頻率，在整個(gè)頻率范圍測(cè)量內(nèi) 都能達(dá)到相同的精度，不隨頻率變化而變化測(cè)，因此選用方案

14、三作 為具體實(shí)施的方案。3、工作原理及其系統(tǒng)框圖常見的測(cè)量原理有三種計(jì)數(shù)式直接測(cè)頻法、計(jì)數(shù)式直接測(cè)周法、等精度測(cè)量法。3.1計(jì)數(shù)式直接測(cè)頻法直接測(cè)頻法原理圖其中主門具有與門的邏輯功能，主門的一個(gè)輸 入端送人的是頻率為fx的窄脈沖。它是由被測(cè)信號(hào)經(jīng)放大整形后得 到的，主門的另一個(gè)輸入端送入的是來自門控閘門信號(hào)時(shí)間Ts。因 為門控是受時(shí)基控制，所以TS既準(zhǔn)確有穩(wěn)定。設(shè)計(jì)時(shí)通過晶振和分 頻器的配合，可以獲得O.ls、Is、IOS等閘門時(shí)間，由于主門的與功 能,其輸出端只有在閘門信號(hào)TS有效期間才有頻率fx的窄脈沖輸出, 并送到計(jì)數(shù)器去計(jì)數(shù)，計(jì)數(shù)值為N=Ts/TX=TS*fx,它與被測(cè)信號(hào)的 頻率fx

15、成正比，由此可得fx=NTs(3.1)由上式可知，當(dāng)閘門時(shí)間TS為IS時(shí)，N值即為被測(cè)信號(hào)的頻率。 計(jì)數(shù)式直接測(cè)頻方法由于主門的開啟時(shí)間與被測(cè)信號(hào)之間不同步，而 使計(jì)數(shù)器值N帶有1量化誤差，且當(dāng)被測(cè)信號(hào)頻率越低時(shí)，該量化 誤差的影響越大，若再考慮由晶體振蕩器引起的閘門時(shí)間誤差，則對(duì) 式(3.1)進(jìn)行誤差的累積與合成運(yùn)算后，可得到計(jì)數(shù)式直接測(cè)頻誤 差的計(jì)算公式。上式右邊第一項(xiàng)為量化誤差的相對(duì)值，其中ANx=l,第二項(xiàng) 為閘門時(shí)間的相對(duì)誤差，數(shù)值上等于晶體振蕩器基準(zhǔn)頻率的相對(duì)不確 定度 I Zfcfc I o分析表明，在fx定時(shí)，閘門時(shí)間TS選得越長，測(cè)量準(zhǔn)確度 越高，而當(dāng)TS選定后，fx越高，由

16、于1誤差對(duì)測(cè)試結(jié)果的影響減 小，測(cè)量準(zhǔn)確度越高。但是隨著1誤差影響的減小，閘門時(shí)間自身 的準(zhǔn)確度對(duì)測(cè)量結(jié)果的影響不可忽略，這時(shí)可認(rèn)為丨Afcfc I是計(jì) 數(shù)式直接測(cè)頻率準(zhǔn)確度的極限。3.2計(jì)數(shù)式直接測(cè)周期周期測(cè)量與計(jì)數(shù)式直接測(cè)頻原理方框圖相比，其中門控改由輸入信號(hào)放 大、整形和分頻后的脈沖控制，所以閘門時(shí)間的寬度就等于K倍被 測(cè)信號(hào)的周期KTx,而主門的另一個(gè)輸入端有晶體振蕩器和分頻器 產(chǎn)生周期為To的時(shí)標(biāo)脈沖信號(hào)。由于主門的與功能，它只在kTx期 間有時(shí)標(biāo)脈沖信號(hào)輸出，并由計(jì)數(shù)器計(jì)數(shù)，其值為N。不難看出， 被測(cè)信號(hào)的周期為：TX=NTO/K(3.3)與計(jì)數(shù)式測(cè)頻類似，由于TX和TO之間也不是

17、同步的，所以計(jì) 數(shù)值N也帶有1量化誤差；此外，由于晶振的不確定度，時(shí)標(biāo)的周 期TO也存在誤差；最后，由于被測(cè)輸入信號(hào)中噪聲的影響，使經(jīng)放 大整形后的脈沖周期TX中還引入一種觸發(fā)誤差。對(duì)式(3.3)進(jìn)行誤 差累積和合成的運(yùn)算，可以得到測(cè)周期誤差的計(jì)算公式，上式右邊第 一項(xiàng)為量化誤差的相對(duì)值，其中計(jì)數(shù)誤差A(yù)Nx=l;第一項(xiàng)為時(shí)標(biāo)的 相對(duì)誤差；第三項(xiàng)為觸發(fā)誤差，其中R為被測(cè)信號(hào)VX與噪聲Vn 比，可有公式R=201g (Vx/Vn)計(jì)算(單位dB)。要降低觸發(fā)誤差， 就必須增大信噪比R,并采用多周期測(cè)量，還 可以在整型電路中采 用具有滯回特性的施密特電路來減小噪聲的影響。分析表明，在倍率K和時(shí)標(biāo)TO

18、固定是，與測(cè)頻率相反，測(cè)量 周期的誤差隨被測(cè)信號(hào)的頻率升高而增大；此外，由于有限的信噪比, 是觸發(fā)誤差成為影響測(cè)量周期準(zhǔn)確度的主要因素，采用多周期測(cè)量可 以有效的降低觸發(fā)誤差的影響。3.3等精度測(cè)量原理與直接測(cè)量法相比，等精度測(cè)量法的優(yōu)點(diǎn)是，可在整個(gè)測(cè)頻范圍內(nèi) 獲得同樣高的測(cè)試精度和分辨率。fx為輸入信號(hào)頻率，fc為時(shí)鐘脈沖 的頻率。A、B兩個(gè)計(jì)數(shù)器（分別為時(shí)間計(jì)數(shù)器和時(shí)間計(jì)數(shù)器）在同 一閘門時(shí)間T內(nèi)分別對(duì)fx和fc進(jìn)行計(jì)數(shù)。計(jì)數(shù)器A的計(jì)數(shù)值 Na=fxT,計(jì)數(shù)器B的計(jì)數(shù)值為Nb=fcTo由于Nafx=Nbfc=T,則被測(cè) 頻率fx和周期TX分別為T=Nbfc,為時(shí)鐘的周期。同步電路（D觸發(fā)器

19、）的作用在于使計(jì)數(shù)閘門信號(hào)與被測(cè)信號(hào)同 步，實(shí)現(xiàn)同步開門，并且開門時(shí)間T準(zhǔn)確地等于被測(cè)信號(hào)周期的整數(shù) 倍，故式（3.5）、式（3.6）中的計(jì)數(shù)值Na沒有1量化誤差，計(jì)數(shù) 值Nb雖然有1量化誤差，但由于fc很高，Nb1,所以Nb的1量 化誤差的相對(duì)值為（lNb）很小，且該誤差與被測(cè)頻率fx無關(guān)， 因此在整個(gè)測(cè)頻范圍內(nèi)，倒數(shù)計(jì)數(shù)器能夠?qū)崿F(xiàn)等精度的測(cè)量。該測(cè)試 方法需要的除法運(yùn)算功能，由于有加入NlOS微處理器所以不難實(shí) 現(xiàn)。圖3-3 （a）中的預(yù)置閘門脈沖相當(dāng)于普 通計(jì)數(shù)器的閘門時(shí)間脈 沖，通常有10s, Is, 0.1s等值，在倒數(shù)計(jì)數(shù)器中該閥門被同步化閘 門T取代，從而使A計(jì)數(shù)器消除了1量化誤

20、差，這正是它能夠獲得 很高的等精度測(cè)量效果的關(guān)鍵所在，但同步化閘門T也是未知量，所 以需要增加另一個(gè)計(jì)數(shù)器B來測(cè)量T的寬度，通過其計(jì)數(shù)值Nb來計(jì) 算出T的寬度，再根據(jù)頻率的定義，由公式fx=NaT就能計(jì)算岀被 測(cè)信號(hào)的頻率。其中Na為計(jì)數(shù)器A的計(jì)數(shù)值，若將T=Nbfc代入次 式，就可得到與式(3.5)、(3.6) 一樣的結(jié)果?？紤]計(jì)數(shù)值Nb中的1量化誤差、時(shí)鐘fc的不確定度和同步門 T的觸發(fā)誤差時(shí)，根據(jù)式(3.5)、(3.6)可推導(dǎo)出測(cè)量誤差計(jì)算公式 如下R=201g (Ux/Un),為輸入被測(cè)信號(hào)的信噪比，k為多周期倍率。與 式(3.2)式(3.4)相比較，式(3.7)中沒有對(duì)被測(cè)信號(hào)計(jì) 數(shù)

21、引起 的1量化誤差，只有Nb計(jì)數(shù)器在同步門T期間的1計(jì)數(shù)誤差Tc, 而且與被測(cè)信號(hào)的頻率無關(guān)，即在整個(gè)測(cè)量段上是等精度的。假定輸 入通道放大器的制作工藝較高，它所產(chǎn)生的噪聲可以忽略，這時(shí)觸 發(fā)誤差僅由被測(cè)信號(hào)木身質(zhì)量來決定，在評(píng)價(jià)測(cè)量方法時(shí)只應(yīng)考慮內(nèi) 因，而不考慮外因，也即不考慮式(3.7)中第三項(xiàng)。以典型數(shù)據(jù)為 例，頻率基準(zhǔn)的不確定度c/fc通常為10-710-9,假設(shè)時(shí)鐘頻率為 IOMhz,則TC等于0.1us,若閘門選為Is,則Nb的1計(jì)數(shù)誤差Tc/T 僅為10-7.由此可見，這時(shí)等精度測(cè)量的精度在整個(gè)頻段上均可達(dá) 10-7量級(jí)。4、硬件系統(tǒng)實(shí)現(xiàn)4. 1硬件系統(tǒng)原理圖當(dāng)被測(cè)信號(hào)進(jìn)入頻率計(jì)

22、系統(tǒng)，需先經(jīng)過寬帶放大器，在經(jīng)過比較 器輸出TTL電平。輸入通道對(duì)20OmV5V、頻率從IHZ到IOMHZ 的信號(hào)進(jìn)行放大和整形，成為TTL電平的標(biāo)準(zhǔn)數(shù)字信號(hào)。4. 1. 1放大電路的選擇本系統(tǒng)在設(shè)計(jì)放大電路比較多種方案來實(shí)現(xiàn)，通過不斷改進(jìn)來達(dá)到 系統(tǒng)要求的性能。對(duì)放大電路的要求是把0.5V3V的信號(hào)轉(zhuǎn)換為TTL 電平，頻帶寬度為IhZ-IOMhz,所以放大電路應(yīng)具有較大的輸入阻 抗、較小的輸入電流、較強(qiáng)的抗干擾能力，并有很寬的通頻帶（IHZ IOMHZ）和輸出幅值達(dá)到TTL電平幅值。有以下幾種方案。（1）高頻三極管三極管是一種控制元件，主要用來控制電流的大小，以共發(fā)射極接法 為例（信號(hào)從基極

23、輸入，從集電極輸出，發(fā)射極接地），當(dāng)基極電壓 UB有一個(gè)微小的變化時(shí)，基極電流IB也會(huì)隨之有一小的變化，受基 極電流IB的控制，集電極電流IC會(huì)有一個(gè)很大的變化，基極電流 IB越大，集電極電流IC也越大，反之，基極電流越小，集電極電流 也越小，即基極電流控制集電極電流的變化。但是集電極電流的變化 比基極電流的變化大得多，這就是三極管的放大作用。IC的變化量 與IB變化量之比叫做三極管的放大倍數(shù)卩（=IC仏IE, 表示變化 量。）。采用單級(jí)高頻三極管：三極管工作在放大信號(hào)時(shí)，首先要進(jìn)入導(dǎo)通狀態(tài)，即要先建立合 適的靜態(tài)工作點(diǎn)，否則放大信號(hào)會(huì)出現(xiàn)失真。在三極管的集電極與電源之間接一個(gè)電阻，可將電流放

24、大轉(zhuǎn)換成 電壓放大：當(dāng)基極電壓UB升高時(shí)，IB變大，IC也變大，IC在集電 極電阻RC的壓降也越大，所以三極管集電極電壓UC會(huì)降低，且 UB越高，UC就越低，ZUC=AUB單級(jí)三極管放大電路該電路參數(shù)達(dá)到在IOOHZ到1.5MHZ頻段中電壓增益20DB。而 更高頻段三極管放大倍數(shù)銳減，顯然一級(jí)的三極管放大電路增益帶寬 積滿足不了要求。采用多級(jí)晶體三極管:使用射極輸出器作為輸入級(jí)，以提高輸入阻抗。中、后級(jí)作為放大 級(jí)，級(jí)與級(jí)之間電容耦合，前后級(jí)靜態(tài)工作點(diǎn)相互獨(dú)立，互不影響。 使用截止頻率為IOOOMHZ的三極管9018做放大級(jí)，由于放大器本 身特性受到結(jié)電容影響，在高頻時(shí)放大倍數(shù)下降，為補(bǔ)償高頻

25、段放大 倍數(shù)的下降，采用了 RC高頻補(bǔ)償電路。實(shí)驗(yàn)情況如下圖4一3所示。在圖中，由于低頻不能通過103,而通 220uF,信號(hào)被衰減，而在數(shù)百千赫茲以上的高頻帶，由于電容電 抗減小，所以信號(hào)不衰減。這就達(dá)到了降低低頻增益、使頻率特性均 勻的目的。本電路經(jīng)過多次調(diào)試，參數(shù)仍不能達(dá)到題目的要求，且外圍電路 比較復(fù)雜，各偏置電阻受各三極管質(zhì)量參次不齊需逐個(gè)調(diào)試，因而分 立元件不予考慮，下而使用集成電路進(jìn)行實(shí)驗(yàn)。（2）采用集成運(yùn)算放大器運(yùn)算放大器是集成器件，集成電路中大量使用有源器件組成的有源 負(fù)載，以獲得大電阻，提高放大電路的放大倍數(shù)；將其組成電流源， 以獲得穩(wěn)定的偏置電流。所以一般集成運(yùn)放的放大倍

26、數(shù)與分立元件 的放大倍數(shù)相比大得多。而且其相對(duì)精度好，故對(duì)稱性能好，特別適 宜制作對(duì)稱性要求高的電路。AD811是一款寬帶放大器，在增益為10的情況下，頻帶寬帶可達(dá)到 IOM以上，可以輕松滿足系統(tǒng)的要求。施密特整形電路具有回滯比較特性，利用多級(jí)反相器對(duì)放大后 的波形進(jìn)行施密特整形，使輸出變?yōu)槊}沖波形。由于CMOS門電路有一個(gè)固定的閥值電平，對(duì)于信號(hào)脈沖中低于閥 值電平的部分，門電路的輸入端不予響應(yīng)。利用門電路的這一特點(diǎn)， 常將其直接用于對(duì)脈沖的整形。在實(shí)際電子電路中，集成門電路是其 中應(yīng)用最多的電路之一。它的用途除了作控制門之外，還用來組成時(shí)鐘脈沖發(fā)生器。由 于一塊集成門電路中往往包含幾個(gè)獨(dú)立

27、的門電路，在組成一些電路的 主要結(jié)構(gòu)之后總有一些多余的部分?？梢岳眠@些多余的部分來作 脈沖的整形、反相以及放大等用途。對(duì)于某些要求較高的電路，直接 用門電路整形，有時(shí)還不能滿足要求，而是將門電路組成一個(gè)施密特 觸發(fā)器，利用施密特觸發(fā)器的滯后特性，使脈沖的整形符合電路的要 求。74HC04串聯(lián) 木系統(tǒng)使用74HC04六反相器，采用串聯(lián)三個(gè)配合 前置放大電路輸出的反相位，使整形信號(hào)保持不失真狀態(tài)。而由于采 用了 HC型號(hào)，輸岀轉(zhuǎn)換時(shí)間tTHL / tTLH僅為7ns,能夠滿足系統(tǒng) 要求。(2) 采用比較器集成電壓比較器比集成運(yùn)放的開環(huán)增益低，失調(diào)電壓大，共模抑制比 ??；但其響應(yīng)速度快，傳輸延遲時(shí)

28、間短，而且可將模擬信號(hào)轉(zhuǎn)換成二 值信號(hào)，即只有高電平和低電平兩種狀態(tài)的離散信號(hào)，不需外加限幅 電路就可直接驅(qū)動(dòng)TTL、CMOS等集成數(shù)字電路。所以采用比較器可以簡單地地完成設(shè)計(jì)。采用高速比較器 MAX901可以處理高達(dá)IOMHZ的輸入信號(hào)。MAX901有低輸入失調(diào) 電壓和電壓范圍靈活等特點(diǎn)，響應(yīng)時(shí)間最大僅7ns,輸出電平可與 TTL電平相配合，且在后置電路中不需整形電路，大大簡化了電路設(shè) 計(jì)。綜合考慮使用比較器作為整形電路。4. 2 FPGA控制電路421 FPGA芯片選型FPGA系統(tǒng)是整個(gè)硬件系統(tǒng)的核心，它既是協(xié)調(diào)整機(jī)工作的控 制器，又是數(shù)據(jù)處理器，本設(shè)計(jì)使用Altera公司生產(chǎn)的CyCIo

29、ne II系 列的EP2C5Q208作為控制核心。在Altera大獲成功的第一代CyCIOne器件系列基礎(chǔ)之 上,Cyclone II FPGA從根木上針對(duì)低成本進(jìn)行設(shè)計(jì),為成本敏感的大 批量應(yīng)用提供用戶定制特性0 CyCIone FPGA以低于ASIC的成木實(shí) 現(xiàn)了高性能和低功耗。CyCIone II FPGA由使用方便的免費(fèi)QUartUS II網(wǎng)絡(luò)版設(shè)計(jì)軟 件、多種知識(shí)產(chǎn)權(quán)(IP)和硬件開發(fā)套件提供支持,可以迅速實(shí)現(xiàn)低成本FPGA方案開發(fā)。CyCIone II器件提供針對(duì)低成本應(yīng)用的用戶定制FPGA特性,其 密度分布范圍廣,含有豐富的存儲(chǔ)器和嵌入式乘法器,并提供多種封裝 選擇。CyClOn

30、e II器件還支持低成木應(yīng)用中常見的各種外部存儲(chǔ)器接 口和I/O協(xié)議。CyClOne II接口和協(xié)議應(yīng)用。AItera CyClOne II采用全銅層、低 K值、1.2伏SRAM工藝設(shè)計(jì),裸片尺寸被盡可能最小的優(yōu)化。采用 300毫米晶圓,以TSMC成功的90nm工藝技術(shù)為基C!ll,Cyclone II器 件提供了 4,608到68,416個(gè)邏輯單元（LE）,并具有一整套最佳的功 能,包括嵌入式18比特X18比特乘法器、專用外部存儲(chǔ)器接口電路、 4kbit嵌入式存儲(chǔ)器塊、鎖相環(huán)（PLL）和高速差分I/O能力。本設(shè)計(jì)所選FPGA型號(hào)EP2C5,CyCIOne II FPGA 簡介器件 EP2C5

31、 EP2C8 EP2C20 EP2C35 EP2C50 EP2C70 邏輯單元 4,608 8,256 18,752 33,216 50,528 68,416M4K RAM 塊（4 k 比特 +512 校驗(yàn)比特）26 36 52 105 129 250總比特?cái)?shù) 119,808 165,888 239,616 483,840 594,432 1,152,000 嵌入式18x18乘法器13 18 26 35 86 150PLLS 224444最多用戶 I/O 管腳 142 182 315 475 450 622 差分通道 58 77 132 205 193 2624.2.2 FPGA最小系統(tǒng)搭建（

32、1）電源模塊3.3V電源直接由5V輸入電源經(jīng)LM1085穩(wěn)壓芯片并經(jīng)濾波得 到，用于給FPGA所以IO 口、外圍存儲(chǔ)電路、串行配置器件、復(fù)位 電路等供電，12V電源由LMllI7-1.2穩(wěn)壓并經(jīng)濾波得到，給FPGA 內(nèi)核己經(jīng)FPGA里而集成的PLL供電。木文來自六.維論八文;網(wǎng)（2）存儲(chǔ)電路a. SDRAM存儲(chǔ)器SDRAM通常用于需要大量存儲(chǔ)并且有成木要求的系統(tǒng)，SDRAM 比較便宜，但需要實(shí)現(xiàn)刷新操作、行列管理、不同延時(shí)和命令序列等 邏輯。NioS II SDRAM控制器完成了 SDRAM的所有邏輯，可實(shí)現(xiàn) AVaIOn總線接口、透明的SDRAM初始化處理，刷新和其他SDRAM 需要的操作，SDRAM與FPGA相連，SDRAM控制器（IP核）允許 NioS II處理器將SDRAM器件作為大容量線性可尋址存儲(chǔ)器使用， 因此用戶只需要通過簡單的操作就可以像使用SRAM 一樣使用 SDARMO本設(shè)計(jì)使用的是32M的K4S561632H。SDRAM模塊b.串行配置存儲(chǔ)器EPCSCyCIOne系列FPGA基于SRAM查找表，在器件上電時(shí)配置數(shù) 據(jù)必須重新加載，因此必須使用掉電保持的器件來保存配置數(shù)據(jù)，然 后在FPGA上電時(shí)將配置數(shù)據(jù)加載到FPGA中。AI