基于EDA技術(shù)的正弦波方波三角波鋸齒波四種波形發(fā)生器

1、梧 州 學(xué) 院 課 程 論 文(2014 -2015學(xué)年第2學(xué)期) 課程論文題目：基于EDA技術(shù)的正弦波、方波、三角波、鋸齒波、四種波形發(fā)生器學(xué)生姓名：提交日期：2015 年7月13日 學(xué)生簽名學(xué) 號(hào)班級(jí)12級(jí)組員課程編號(hào)BJ9501001專(zhuān)業(yè)電子科學(xué)與技術(shù)課程名稱(chēng)EDA技術(shù)與Verilog語(yǔ)言任課教師教師評(píng)語(yǔ)： 成績(jī)?cè)u(píng)定： 分 任課教師簽名： 年 月 日目錄一、系統(tǒng)設(shè)計(jì)目的與要求41.1、前言41.2、功能要求：51.3、設(shè)計(jì)目的：5二、設(shè)計(jì)方案以及原理說(shuō)明62.1、設(shè)計(jì)方案62.2、原理說(shuō)明7三、設(shè)計(jì)內(nèi)容83.1、正弦波發(fā)生器83.2、方波發(fā)生器113.3、三角波發(fā)生器123.4、 鋸齒波

2、發(fā)生器143.5、波形的選擇16四、心得體會(huì)20五、參考文獻(xiàn)21論文題目: 基于EDA技術(shù)的正弦波、方波、三角波、鋸齒波、四種波形發(fā)生器學(xué)生姓名：摘要隨著EDA技術(shù)以及大規(guī)模集成電路技術(shù)的迅猛發(fā)展，波形發(fā)生器的各方面性能指標(biāo)都達(dá)到了一個(gè)新的水平。采用CPLD/FPGA器件在QuartuesII設(shè)計(jì)環(huán)境中用VerilogHDL語(yǔ)言完成的波形發(fā)生器具有頻率穩(wěn)定性高，可靠性高，輸出波形穩(wěn)定等特點(diǎn)。本文介紹了基于EDA技術(shù)的波形發(fā)生器的研究與設(shè)計(jì)。本文采用VerilogHDL語(yǔ)言，運(yùn)用LPM-ROM制定的方法設(shè)計(jì)的波形發(fā)生器，經(jīng)過(guò)按鍵來(lái)選擇四種波形實(shí)現(xiàn)了正弦波，方波，三角波，以及鋸齒波四種波形的輸出，

3、經(jīng)過(guò)實(shí)際下載到FPGA實(shí)驗(yàn)板上，設(shè)計(jì)要求已經(jīng)完全實(shí)現(xiàn)。關(guān)鍵詞：VerilogHDL 波形發(fā)生器 LPM-ROM FPGA 一、系統(tǒng)設(shè)計(jì)目的與要求1.1、前言隨著現(xiàn)代化集成電路和計(jì)算機(jī)技術(shù)的不斷飛躍發(fā)展，使得電子產(chǎn)品的設(shè)計(jì)在市場(chǎng)上的應(yīng)用更為廣泛，而且其實(shí)現(xiàn)方法的選擇也變得越來(lái)越多?；陔娐钒宓脑O(shè)計(jì)方法是傳統(tǒng)電子產(chǎn)品通用的一中設(shè)計(jì)方案，這種方法是需要采用較多的固定功能器件，再通過(guò)這幾器件的設(shè)計(jì)配合，從而實(shí)現(xiàn)模擬電子產(chǎn)品的功能，這些工作的重點(diǎn)就在于如何選擇這些器件及怎樣設(shè)計(jì)電路板。 由于可編程邏輯器件的出現(xiàn)和計(jì)算機(jī)性價(jià)比的提高，這影響了傳統(tǒng)的數(shù)字電子系統(tǒng)的設(shè)計(jì)方法，對(duì)其進(jìn)行了解放性的革命?，F(xiàn)在要實(shí)現(xiàn)

4、電子系統(tǒng)的功能是通過(guò)設(shè)計(jì)師自己設(shè)計(jì)的芯片來(lái)完成的，之后將傳統(tǒng)的固件選用及電路板設(shè)計(jì)工作放在芯片設(shè)計(jì)中進(jìn)行，這種方法是現(xiàn)代電子系統(tǒng)的設(shè)計(jì)方法。上個(gè)世紀(jì)九十年代以來(lái)，由于復(fù)雜化、數(shù)字化和大規(guī)模集成化的電子產(chǎn)品設(shè)計(jì)系統(tǒng)的日趨成熟，使得各種電子系統(tǒng)的設(shè)計(jì)軟件也應(yīng)運(yùn)而生。 在這些專(zhuān)業(yè)化軟件中，EDA (Electronic Design Automation)具有一定的代表性，EDA技術(shù)是一種基于芯片的現(xiàn)代電子系統(tǒng)設(shè)計(jì)方法。它的優(yōu)勢(shì)主要集中在能用HDL語(yǔ)言進(jìn)行輸入、進(jìn)行PLD(可編程器件)的設(shè)計(jì)與仿真等系統(tǒng)設(shè)計(jì)自動(dòng)化上；上個(gè)世紀(jì)九十年代，可編程器件又出現(xiàn)了模擬可編程器件，由于受技術(shù)、可操作性及性價(jià)比的影

5、響，今后EDA技術(shù)會(huì)向模擬可編程器件的設(shè)計(jì)與仿真方向發(fā)展，并占據(jù)市場(chǎng)的一定份額。EDA技術(shù)主要包括大規(guī)?？删幊踢壿嬈骷⒂布枋稣Z(yǔ)言、開(kāi)發(fā)軟件工具及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)4個(gè)方面。其中，大規(guī)模可編程邏輯器件是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體硬件，描述語(yǔ)言是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的主要表達(dá)手段，開(kāi)發(fā)軟件工具是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的智能化與自動(dòng)化設(shè)計(jì)工具，實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)則是提供芯片下載電路及EDA實(shí)驗(yàn)、開(kāi)發(fā)的外圍資源。 數(shù)字化是電子設(shè)計(jì)的必由之路，這已成為共識(shí)。在數(shù)字化的道路上，我國(guó)的電子技術(shù)經(jīng)歷了一系列重大的變革。從應(yīng)用小規(guī)模集成電路構(gòu)成電路系統(tǒng)，到廣泛地應(yīng)用微控制器或單片機(jī)(MCU)

6、，在電子系統(tǒng)設(shè)計(jì)上發(fā)生了具有里程碑意義的飛躍。電子產(chǎn)品正在以前所未有的速度進(jìn)行著革新，主要表現(xiàn)在大規(guī)?？删幊踢壿嬈骷膹V泛應(yīng)用。在可編程芯片CPLD(復(fù)雜可編程邏輯器件)和FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)上實(shí)現(xiàn)電子系統(tǒng)的設(shè)計(jì)，必將成為今后電子系統(tǒng)設(shè)計(jì)的一個(gè)發(fā)展方向。所以電子設(shè)計(jì)技術(shù)發(fā)展到今天，又將面臨另一次更大意義的突破，即CPLD/FPGA在EDA(電子設(shè)計(jì)自動(dòng)化)基礎(chǔ)上的廣泛應(yīng)用。本設(shè)計(jì)將采用基于VHDL的EDA設(shè)計(jì)來(lái)實(shí)現(xiàn)波形發(fā)生器的各種功能。1.2、功能要求：（1）可產(chǎn)生題目要求的幾種波形(頻率可調(diào),一個(gè)波形周期不少于64點(diǎn))，利用DAC0832輸出，用示波器觀察。（2）具有波形選擇、起動(dòng)、

7、停止功能。（3）利用數(shù)碼LED管或液晶顯示工作狀態(tài)。1.3、設(shè)計(jì)目的：（1）本次課程設(shè)計(jì)的目的是為了培養(yǎng)我們?cè)趧?dòng)手方面要能夠獨(dú)立自主的完成的能力。（2）讓我們更加理解VerilogHDL語(yǔ)言以及熟練應(yīng)用。（3）了解FPGA的外圍器件的應(yīng)用以及硬件電路的設(shè)計(jì)原理二、設(shè)計(jì)方案以及原理說(shuō)明2.1、設(shè)計(jì)方案 本系統(tǒng)由FPGA(可編程門(mén)陣列)，數(shù)模轉(zhuǎn)換，時(shí)鐘（提供clk信號(hào)）等組成。全部為FPGA試驗(yàn)箱所有，不需要增加任何器件。用FPGA產(chǎn)生的2550的計(jì)數(shù)值輸入到DAC0832中，將產(chǎn)生對(duì)應(yīng)的模擬信號(hào)。本系統(tǒng)采用的是軟硬件結(jié)合的方法。由于一個(gè)周期內(nèi)的任意波形的離散樣點(diǎn)數(shù)對(duì)硬件實(shí)現(xiàn)的復(fù)雜性直接產(chǎn)生影響，

8、因此，為了簡(jiǎn)化硬件存儲(chǔ)器件的規(guī)模，取128個(gè)樣點(diǎn)進(jìn)行討論。具體做法是先對(duì)一個(gè)周期進(jìn)行128點(diǎn)采樣，然后依次存于ROM中，再以fs頻率給出地址碼，控制存儲(chǔ)器周期的讀出數(shù)據(jù)，并經(jīng)D、A轉(zhuǎn)換和模擬放大，便能得到一定的頻率的周期信號(hào)。因此周期信號(hào)的頻率為fo=fs/M.其中M為采樣點(diǎn)個(gè)數(shù)，本設(shè)計(jì)中取值為128；fs為存儲(chǔ)器讀出頻率。顯然，通過(guò)改變讀出頻率fs,便可獲得不同頻率的周期信號(hào)fo.。系統(tǒng)結(jié)構(gòu)圖如圖1所示。波形發(fā)生器電路系統(tǒng)結(jié)構(gòu)圖： FPGA D/A輸出按鍵輸入波形數(shù)據(jù)ROMFPGA圖12.2、原理說(shuō)明 以正弦波為例說(shuō)明。完整的波形發(fā)生器由三部分組成：由計(jì)數(shù)器構(gòu)成的地址信號(hào)發(fā)生器、波形數(shù)據(jù)RO

9、M和D/A。在FPGA的頂層文件中，計(jì)數(shù)器通過(guò)外來(lái)控制信號(hào)和高速時(shí)鐘信號(hào)向波形數(shù)據(jù)ROM發(fā)出地址信號(hào)，輸出波形的批評(píng)你率由發(fā)出的地址信號(hào)的速度決定；當(dāng)以固定的頻率掃描輸出地址時(shí)，輸出波形是固定頻率，而當(dāng)以周期性時(shí)變方式掃描輸出地址時(shí)，則輸出波形為掃頻信號(hào)。波形數(shù)據(jù)ROM中存有發(fā)生器的波形數(shù)據(jù)，如正弦波或者三角波數(shù)據(jù)等。當(dāng)接受來(lái)自FPGA的地址信號(hào)后，將從數(shù)據(jù)線輸出相應(yīng)的波形數(shù)據(jù)。波形數(shù)據(jù)ROM可以由多種方式實(shí)現(xiàn)，如在FPGA外面外接普通ROM或者由FPGA中的EAB模塊相當(dāng)，即利用LPM-ROM來(lái)實(shí)現(xiàn)。D/A轉(zhuǎn)換器負(fù)責(zé)將ROM輸出的數(shù)據(jù)轉(zhuǎn)換成模擬信號(hào)，經(jīng)過(guò)濾波電路后輸出。輸出波形的頻率上限與D

10、/A轉(zhuǎn)換器件的轉(zhuǎn)換速度有重要關(guān)系，我們的試驗(yàn)箱上用的是DAC0832。DAC0832是8位并行、中速（其轉(zhuǎn)換時(shí)間1us）、電流型D/A轉(zhuǎn)換芯片。DAC0832內(nèi)部由三部分組成，“8位輸入寄存器”用于存放CPU送來(lái)的數(shù)字量，使輸入數(shù)字量得到緩沖和鎖存，由加以控制。“8位DAC寄存器”用于存放待轉(zhuǎn)換的數(shù)字量，由控制?！?位D/A轉(zhuǎn)換電路”由8位T型網(wǎng)路和電子開(kāi)關(guān)組成，電子開(kāi)關(guān)受“8位DAC寄存器”輸出控制，T型電阻網(wǎng)路能輸出與數(shù)字量成正比的模擬電流。因此，DAC0832通常需要外接運(yùn)放才能得到模擬輸出電壓。DAC0832共有20條引腳，雙列直插式封裝。 數(shù)字輸入線DI7DI0（8條） DI7DI0

11、常和CPU數(shù)據(jù)總線相連，用于輸入CPU送來(lái)的待轉(zhuǎn)換數(shù)字里，DI7為最高位。 控制線（5條） 為片選線。當(dāng)為低電平時(shí)，本片被選中工作；當(dāng)為高電平時(shí)，本片不被選中工作。 輸出線3條 為運(yùn)算放大器的反饋線，常接到運(yùn)放的輸出端。和為兩條模擬電流輸出線。+為一常數(shù)。 電源線（4條） VCC為電源輸入線，可在+5+15V范圍捏；為參考電壓，一般在-10+10V范圍內(nèi)，由穩(wěn)壓電源提供;DGND為數(shù)字地線；AGND為模擬量地線。通常接在一起。三、設(shè)計(jì)內(nèi)容3.1、正弦波發(fā)生器 正弦波信號(hào)波形數(shù)據(jù)文件的建立ROM中的地址線寬為8，數(shù)據(jù)線寬為8，其中的正弦波波形數(shù)據(jù)由128個(gè)點(diǎn)構(gòu)成，此數(shù)據(jù)經(jīng)DAC0832,可在示波

12、器上觀察到正弦波形。 ROM中的波形文件建立如圖： LPM_ROM定制 選菜單 toolsMegaWizard Plug-In Manager，選擇Create a new. ，然后按next，進(jìn)入。選中LPM-ROM；最后在Browse下的欄中鍵入路徑與輸出文件名。 單擊Next ，選擇ROM的數(shù)據(jù)位寬度為8，地址線寬度為8，即設(shè)置此ROM能存儲(chǔ)8位二進(jìn)制數(shù)據(jù)共128個(gè)，然后進(jìn)入。 打開(kāi)已經(jīng)定制的ROM文件，觀察文件中的實(shí)體表達(dá)、COMPONEN語(yǔ)句，例化語(yǔ)句和初始化文件的路徑和文件名。 最后將其設(shè)置為工程，并確定目標(biāo)器件，進(jìn)行測(cè)試，仿真波形如圖所示。 完成正弦信號(hào)發(fā)生器頂層文件的設(shè)計(jì)和測(cè)試

13、以下是正弦信號(hào)發(fā)生器的頂層設(shè)計(jì)。 其中調(diào)用了如上所說(shuō)的ROM模塊、ROM中的數(shù)據(jù)文件。源程序：module zhengxuanbo(RST,CLK,EN,Q);output 7:0 Q; /定義輸出Q為8位input EN,CLK,RST;/定義EN,CLK,RST為輸入變量wire 6:0 TMP;/定義TMP中間變量為網(wǎng)線型reg 6:0 Q1; /定義Q1為寄存器always (posedge CLK or negedge RST) /CLK上升沿或者RST下降沿觸發(fā)if (!RST) Q1=7B0000000;/8位計(jì)數(shù)器else if(EN) /如果EN為1，Q1加1Q1=Q1+1;

14、 else Q1=Q1; /否則Q1不加assign TMP=Q1; /Q1賦值給TMPzheng IC1(.address(TMP),.inclock(CLK),.q(Q);Endmodule 仿真波形： 功能描述：CLK為時(shí)鐘信號(hào)，EN為使能 ，高電平有效。 正弦波發(fā)生器實(shí)體圖：3.2、方波發(fā)生器 方波信號(hào)波形數(shù)據(jù)文件的建立 如圖所示： LPM_ROM的定制與正弦波同 方波發(fā)生器的頂層文件的建立和測(cè)試。源程序：module fangbo(RST,CLK,EN,Q);output 7:0 Q; /定義輸出Q為8位input EN,CLK,RST;/定義EN,CLK,RST為輸入變量wire

15、6:0 TMP;/定義TMP中間變量為網(wǎng)線型reg 6:0 Q1; /定義Q1為寄存器always (posedge CLK or negedge RST) /CLK上升沿或者RST下降沿觸發(fā)if (!RST) Q1=7B0000000;/8位計(jì)數(shù)器else if(EN) /如果EN為1，Q1加1Q1=Q1+1;else Q1=Q1; /否則Q1不加assign TMP=Q1; /Q1賦值給TMPfang IC1(.address(TMP),.inclock(CLK),.q(Q);Endmodule 仿真波形： CLK為時(shí)鐘信號(hào)，EN為波形啟動(dòng)鍵 ，高電平有效。由仿真圖可以看出，滿足產(chǎn)生方波的

16、要求。 方波發(fā)生器實(shí)體圖：；3.3、三角波發(fā)生器 三角波信號(hào)波形數(shù)據(jù)文件的建立 如圖所示： LPM_ROM的定制與正弦波相同 三角波發(fā)生器的頂層文件的建立和測(cè)試。源程序：module sanjiao(RST,CLK,EN,Q);output 7:0 Q; /定義輸出Q為8位input EN,CLK,RST;/定義EN,CLK,RST為輸入變量wire 6:0 TMP;/定義TMP中間變量為網(wǎng)線型reg 6:0 Q1; /定義Q1為寄存器always (posedge CLK or negedge RST) /CLK上升沿或者RST下降沿觸發(fā)if (!RST) Q1=7B0000000;/8位計(jì)

17、數(shù)器else if(EN) /如果EN為1，Q1加1Q1=Q1+1;else Q1=Q1; /否則Q1不加assign TMP=Q1; /Q1賦值給TMPsan IC1(.address(TMP),.inclock(CLK),.q(Q);Endmodule 仿真波形： 功能描述：CLK為時(shí)鐘信號(hào)，EN為波形啟動(dòng)鍵 ，高電平有效。由仿真圖可以看出，滿足產(chǎn)生三角波的要求。 三角波發(fā)生器實(shí)體圖：3.4、 鋸齒波發(fā)生器 鋸齒波信號(hào)波形數(shù)據(jù)文件的建立 如圖所示： LPM_ROM的定制與正弦波同 鋸齒波發(fā)生器的頂層文件的建立和測(cè)試。源程序：module juchi(RST,CLK,EN,Q);output

18、 7:0 Q; /定義輸出Q為8位input EN,CLK,RST;/定義EN,CLK,RST為輸入變量wire 6:0 TMP;/定義TMP中間變量為網(wǎng)線型reg 6:0 Q1; /定義Q1為寄存器always (posedge CLK or negedge RST) /CLK上升沿或者RST下降沿觸發(fā)if (!RST) Q1=7B0000000;/8位計(jì)數(shù)器else if(EN) /如果EN為1，Q1加1Q1=Q1+1;else Q1=Q1; /否則Q1不加assign TMP=Q1; /Q1賦值給TMPju IC1(.address(TMP),.inclock(CLK),.q(Q);En

19、dmodule 仿真波形如圖所示： 功能描述：CLK為時(shí)鐘信號(hào)，EN為波形啟動(dòng)鍵 ，高電平有效。由仿真圖可以看出，滿足產(chǎn)生鋸齒波的要求。 鋸齒波發(fā)生器實(shí)體圖：3.5、波形的選擇 （1）源程序：module xuan(OUT,IN0,IN1,IN2,IN3,SEL)； output 7:0 OUT;/定義輸出OUT，為8位 input 7:0 IN0;/定義四路波形輸入 input 7:0 IN1; input 7:0 IN2; input 7:0 IN3; input 1:0 SEL;/選擇波形 reg 7:0 OUT; always(SEL or IN0 or IN1 or IN2 or I

20、N3) begin case(SEL) 0 : OUT = IN0;/當(dāng)SEL為0，輸出正弦波 1 : OUT = IN1;/當(dāng)SEL為1，輸出方波 2 : OUT = IN2;/當(dāng)SEL為2，輸出三角波 3 : OUT = IN3;/當(dāng)SEL為3，輸出鋸齒波 default : OUT = 8bX;/OUT為8位 endcase endendmodule 仿真波形 功能描述：clk1為時(shí)鐘輸入信號(hào)。當(dāng)SEL為 “00”時(shí)，輸出為正弦波；當(dāng)SEL為 “01”時(shí)，輸出為方波；當(dāng)SEL為 “10”時(shí)，輸出為三角波；當(dāng)SEL為 “11”時(shí)，輸出為鋸齒波；EN為波形啟動(dòng),停止鍵。 波形發(fā)生器總體結(jié)構(gòu)圖： 引腳鎖定 四、心得體會(huì)通過(guò)本次課程設(shè)計(jì)