verilog數(shù)字鐘

1、武漢理工大學(xué)課程設(shè)計(jì) 基于Verilog HDL的簡(jiǎn)易電子鐘設(shè)計(jì) 摘 要Verilog是廣泛應(yīng)用的硬件描述語(yǔ)言，可以用在硬件設(shè)計(jì)流程的建模、綜合和模擬等多個(gè)階段。隨著硬件設(shè)計(jì)規(guī)模的不斷擴(kuò)大，應(yīng)用硬件描述語(yǔ)言進(jìn)行描述的CPLD結(jié)構(gòu)，成為設(shè)計(jì)專(zhuān)用集成電路和其他集成電路的主流。通過(guò)應(yīng)用Verilog HDL對(duì)簡(jiǎn)易電子鐘的設(shè)計(jì)，達(dá)到對(duì)Verilog HDL的理解，同時(shí)對(duì)CPLD器件進(jìn)行簡(jiǎn)要了解。本文著眼于使用EDA開(kāi)發(fā)工具實(shí)現(xiàn)簡(jiǎn)易電子鐘的設(shè)計(jì)。隨著微電子技術(shù)，計(jì)算機(jī)技術(shù)的不斷發(fā)展和完善，EDA技術(shù)已日趨成熟逐漸成為現(xiàn)代電子技術(shù)的核心。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)

2、言Verilog HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線(xiàn)和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。EDA技術(shù)廣泛應(yīng)用于機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域。對(duì)Altera公司Flex 10K系列的EPF10K 10簡(jiǎn)要介紹，Altera公司軟件Max+plus簡(jiǎn)要介紹和應(yīng)用Verilog HDL對(duì)電子鐘進(jìn)行設(shè)計(jì)。關(guān)鍵詞：電子鐘；現(xiàn)代電子技術(shù)；EDA技術(shù)；專(zhuān)用集成電路；AbstractIs widely used V

3、erilog hardware description language, can be used in hardware design process modeling, synthesis and simulation phases. With the constant expansion of the hardware design, hardware description language to describe the application of the CPLD architecture, a design of ASICs and other ICs mainstream.

4、Through the application of Verilog HDL design of simple electronic clock, to the understanding of Verilog HDL, while a brief understanding of the CPLD device. This article focuses on the use of EDA tools to achieve the design of simple electronic clock. As microelectronic technology, computer techno

5、logy continues to evolve and improve, EDA technology has matured gradually become the heart of modern electronic technology. EDA technology is to the computer as a tool designer in EDA software platform, with complete hardware description language Verilog HDL design files, and automatically by a com

6、puter to complete the logic compiler, simplification, segmentation, integration, optimization, placement, routing and simulation, up adapter chip for the specific target compilation, mapping and programming logic to download and so on. EDA technologies, circuit design greatly improves the efficiency

7、 and operability, reducing the labor intensity of the designer. EDA technology is widely used in machinery, electronics, communications, aerospace, chemical, mineral, biological, medical, military and other fields. On Altera's Flex 10K series EPF10K 10 brief, Altera Corporation Software Max + pl

8、us Brief introduction and application of Verilog HDL design of the electronic clock.Keywords: modern electronic technology; EDA technology; specific integrated circuit; 目 錄摘 要IIABSTRACTIII引 言1一、緒論21. 開(kāi)發(fā)背景和目的22. 方案論證23. 設(shè)計(jì)內(nèi)容和主要工作3二、電子鐘開(kāi)發(fā)環(huán)境及硬件基礎(chǔ)51. Verilog HDL硬件描述語(yǔ)言簡(jiǎn)介52EPF10K 10相關(guān)說(shuō)明7三、電子鐘的7大模塊設(shè)計(jì)及仿真芯片生

9、成91. 計(jì)時(shí)功能模塊92. 鬧鈴設(shè)置功能模塊93 .校時(shí)功能模塊104. 秒表功能模塊115. 整點(diǎn)報(bào)時(shí)功能模塊126. 鬧鈴屏蔽及響鈴功能模塊137. 秒表提示鈴聲功能模塊13四、電子鐘的設(shè)計(jì)及仿真141功能描述142源程序（基于Verilog HDL語(yǔ)言）143 . 模塊仿真204. 譯碼顯示模塊21五、論文總結(jié)23致 謝24參考文獻(xiàn)25 引 言隨著電子技術(shù)的發(fā)展，現(xiàn)場(chǎng)可編程門(mén)陣列FPGA和復(fù)雜可編程邏輯器件CPLD的出現(xiàn)，使得電子系統(tǒng)的設(shè)計(jì)者利用與器件相應(yīng)的電子CAD軟件，在實(shí)驗(yàn)室里就可以設(shè)計(jì)自己的專(zhuān)用集成電路ASIC器件。這種可編程ASIC不僅使設(shè)計(jì)的產(chǎn)品達(dá)到小型化、集成化和高可靠性

10、，而且器件具有用戶(hù)可編程特性，大大縮短了設(shè)計(jì)周期，減少了設(shè)計(jì)費(fèi)用，降低了設(shè)計(jì)風(fēng)險(xiǎn)。目前數(shù)字系統(tǒng)的設(shè)計(jì)可以直接面向用戶(hù)需求，根據(jù)系統(tǒng)的行為和功能要求，自上至下地逐層完成相應(yīng)的描述綜合優(yōu)化仿真與驗(yàn)證，直到生成器件，實(shí)現(xiàn)電子設(shè)計(jì)自動(dòng)化。其中電子設(shè)計(jì)自動(dòng)化（EDA）的關(guān)鍵技術(shù)之一就是可以用硬件描述語(yǔ)言（HDL）來(lái)描述硬件電路。VHDL是用來(lái)描述從抽象到具體級(jí)別硬件的工業(yè)標(biāo)準(zhǔn)語(yǔ)言，它是由美國(guó)國(guó)防部在80年代開(kāi)發(fā)的HDL,現(xiàn)在已成為IEEE承認(rèn)的標(biāo)準(zhǔn)硬件描述語(yǔ)言。VHDL支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測(cè)試，以及硬件設(shè)計(jì)數(shù)據(jù)的交換、維護(hù)、修改和硬件的實(shí)現(xiàn)，具有描述能力強(qiáng)、生命周期長(zhǎng)、支持大規(guī)模設(shè)計(jì)的分解和已有

11、設(shè)計(jì)的再利用等優(yōu)點(diǎn)。利用VHDL這些優(yōu)點(diǎn)和先進(jìn)的EDA工具，根據(jù)具體的實(shí)際要求，我們可以自己來(lái)設(shè)計(jì)串口異步通信電路。一、緒論1. 開(kāi)發(fā)背景和目的二十一世紀(jì)是信息化高速發(fā)展的世紀(jì)，產(chǎn)業(yè)的信息化離不開(kāi)硬件芯片的支持。芯片技術(shù)的進(jìn)步是推動(dòng)全球信息化的動(dòng)力。因此在二十一世紀(jì)掌握芯片技術(shù)是十分有必要的。20世紀(jì)90年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。這些器件可以通過(guò)軟件編程而對(duì)其

12、硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線(xiàn)和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分

13、析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成。 Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Discription Language），是一種以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。以硬件描述語(yǔ)言Verilog 所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。2. 方案論證方案一采用數(shù)字邏輯電路制作，用IC 拼湊焊接實(shí)現(xiàn)，這種電路很直觀，簡(jiǎn)單方便。但應(yīng)用數(shù)字邏輯電路制作的話(huà)，使用的器件較多，連接復(fù)雜，體積

14、大，功耗大。電路中焊點(diǎn)和線(xiàn)路較多會(huì),使成品的穩(wěn)定度和精度大大降低。方案二采用現(xiàn)場(chǎng)可編程邏輯器件（FPGA）制作，利用EDA軟件中的Verilog HDL硬件描述語(yǔ)言編程進(jìn)行控制，然后燒制實(shí)現(xiàn).采用FPGA來(lái)設(shè)計(jì)的原理圖由控制輸入電路、FPGA、顯示電路和揚(yáng)聲器電路組成。控制輸入電路主要是為用戶(hù)設(shè)計(jì)的,起到一個(gè)輸入控制的作用.FPGA是現(xiàn)場(chǎng)可編程邏輯器件,也是本設(shè)計(jì)方案的核心內(nèi)容,它是實(shí)現(xiàn)電子鐘運(yùn)作的主要控制模塊.由設(shè)計(jì)者把編好的Verilog HDL程序燒制到現(xiàn)場(chǎng)可編程邏輯器件FPGA中,然后通過(guò)控制輸入電路時(shí)間把信號(hào)輸入到FPGA,產(chǎn)生不同的頻率驅(qū)動(dòng)揚(yáng)聲器.同時(shí)也把發(fā)出的時(shí)間信號(hào)通過(guò)顯示器輸

15、出。方案三單片機(jī)現(xiàn)在已經(jīng)達(dá)到很成熟的階段了,它的應(yīng)用也十分廣泛. 采用單片機(jī)來(lái)實(shí)現(xiàn)電子鐘。 對(duì)于電子鐘的設(shè)計(jì),三個(gè)方案均可以實(shí)現(xiàn),但是第一個(gè)方案中采用的是數(shù)字邏輯電路來(lái)制作,該電路硬件所需的器材多,體積龐大,比較復(fù)雜,而且精度和穩(wěn)定度都不是很高.第二個(gè)方案采用的是現(xiàn)場(chǎng)可編程邏輯器件來(lái)實(shí)現(xiàn), 它的優(yōu)點(diǎn)是所有電路集成在一塊芯片上，此方案所需的外圍電路簡(jiǎn)單,這樣它的體積就減少了，同時(shí)還提高了系統(tǒng)的穩(wěn)定度。還可以用MAX+PLUS II軟件進(jìn)行仿真和調(diào)試等。設(shè)計(jì)人員可以充分利用Verilog HDL硬件描述語(yǔ)言方便的編程，提高開(kāi)發(fā)效率，縮短研發(fā)周期，降低研發(fā)成本；而且易于進(jìn)行功能的擴(kuò)展，實(shí)現(xiàn)方法靈活，

16、調(diào)試方便，修改容易.方案三也有它的優(yōu)點(diǎn),但同時(shí)也存在缺點(diǎn).它對(duì)設(shè)計(jì)者的要求比較高,設(shè)計(jì)者對(duì)軟硬件必須十分熟悉.和方案二來(lái)比它的實(shí)驗(yàn)仿真沒(méi)有方案二簡(jiǎn)單直觀,調(diào)試也有一定的難度.在外界環(huán)境相同的條件下,方案三設(shè)計(jì)出來(lái)的產(chǎn)品精度和穩(wěn)定度要比方案二稍微差一些.因此,電子鐘的設(shè)計(jì)我們選擇方案二來(lái)實(shí)現(xiàn)。3. 設(shè)計(jì)內(nèi)容和主要工作1基本功能Ø 具有“秒”、“分”、“時(shí)”計(jì)時(shí)功能，小時(shí)按24小時(shí)制計(jì)時(shí)。Ø 具有校時(shí)功能，能對(duì)“分”和“小時(shí)”進(jìn)行調(diào)整。Ø 具有鬧鐘功能，在設(shè)定的時(shí)間發(fā)出鬧玲音，其中鬧鈴設(shè)置為00：00時(shí)無(wú)效。Ø 具有整點(diǎn)報(bào)時(shí)功能，每逢整點(diǎn)按照秒的時(shí)序產(chǎn)生四短

17、一長(zhǎng)的報(bào)時(shí)音。二、電子鐘開(kāi)發(fā)環(huán)境及硬件基礎(chǔ)1. Verilog HDL硬件描述語(yǔ)言簡(jiǎn)介Verilog HDL就是在用途最廣泛的C語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的一種硬件描述語(yǔ)言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首創(chuàng)的，最初只設(shè)計(jì)了一個(gè)仿真與驗(yàn)證工具，之后又陸續(xù)開(kāi)發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。1985年Moorby推出它的第三個(gè)商用仿真器Verilog-XL,獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應(yīng)用。1989年CADENCE公司收購(gòu)了GDA公司，使得VerilogHDL成為了該公司的獨(dú)家專(zhuān)利。1990年C

18、ADENCE公司公開(kāi)發(fā)表了Verilog HDL,并成立LVI組織以促進(jìn)Verilog HDL成為IEEE標(biāo)準(zhǔn)，即IEEE Standard 1364-1995.模塊是Verilog 的基本描述單位，用于描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。一個(gè)設(shè)計(jì)的結(jié)構(gòu)可使用開(kāi)關(guān)級(jí)原語(yǔ)、門(mén)級(jí)原語(yǔ)和用戶(hù)定義的原語(yǔ)方式描述; 設(shè)計(jì)的數(shù)據(jù)流行為使用連續(xù)賦值語(yǔ)句進(jìn)行描述; 時(shí)序行為使用過(guò)程結(jié)構(gòu)描述。一個(gè)模塊可以在另一個(gè)模塊中使用。說(shuō)明部分用于定義不同的項(xiàng)，例如模塊描述中使用的寄存器和參數(shù)。語(yǔ)句定義設(shè)計(jì)的功能和結(jié)構(gòu)。說(shuō)明部分和語(yǔ)句可以散布在模塊中的任何地方；但是變量、寄存器、線(xiàn)網(wǎng)和參數(shù)等的說(shuō)明部分必須

19、在使用前出現(xiàn)。為了使模塊描述清晰和具有良好的可讀性, 最好將所有的說(shuō)明部分放在語(yǔ)句前。本書(shū)中的所有實(shí)例都遵守這一規(guī)范。在模塊中，可用下述方式描述一個(gè)設(shè)計(jì)：(1) 數(shù)據(jù)流方式;(2) 行為方式;(3) 結(jié)構(gòu)方式;(4) 上述描述方式的混合。Verilog HDL模型中的所有時(shí)延都根據(jù)時(shí)間單位定義。 使用編譯指令將時(shí)間單位與物理時(shí)間相關(guān)聯(lián)。這樣的編譯器指令需在模塊描述前定義。如果沒(méi)有編譯器指令, Verilog HDL 模擬器會(huì)指定一個(gè)缺省時(shí)間單位。IEEE Verilog HDL 標(biāo)準(zhǔn)中沒(méi)有規(guī)定缺省時(shí)間單位。用數(shù)據(jù)流描述方式對(duì)一個(gè)設(shè)計(jì)建模的最基本的機(jī)制就是使用連續(xù)賦值語(yǔ)句。在連續(xù)賦值語(yǔ)句中，某個(gè)

20、值被指派給線(xiàn)網(wǎng)變量。請(qǐng)注意連續(xù)賦值語(yǔ)句是如何對(duì)電路的數(shù)據(jù)流行為建模的；這種建模方式是隱式而非顯式的建模方式。此外,連續(xù)賦值語(yǔ)句是并發(fā)執(zhí)行的，也就是說(shuō)各語(yǔ)句的執(zhí)行順序與其在描述中出現(xiàn)的順序無(wú)關(guān)。設(shè)計(jì)的行為功能使用下述過(guò)程語(yǔ)句結(jié)構(gòu)描述：(1) initial語(yǔ)句：此語(yǔ)句只執(zhí)行一次。(2) always語(yǔ)句：此語(yǔ)句總是循環(huán)執(zhí)行, 或者說(shuō)此語(yǔ)句重復(fù)執(zhí)行。只有寄存器類(lèi)型數(shù)據(jù)能夠在這兩種語(yǔ)句中被賦值。寄存器類(lèi)型數(shù)據(jù)在被賦新值前保持原有值不變。所有的初始化語(yǔ)句和always語(yǔ)句在0時(shí)刻并發(fā)執(zhí)行。在順序過(guò)程中出現(xiàn)的語(yǔ)句是過(guò)程賦值模塊化的實(shí)例。模塊化過(guò)程賦值在下一條語(yǔ)句執(zhí)行前完成執(zhí)行。過(guò)程賦值可以有一個(gè)可選的時(shí)

21、延。時(shí)延可以細(xì)分為兩種類(lèi)型:(1) 語(yǔ)句間時(shí)延: 這是時(shí)延語(yǔ)句執(zhí)行的時(shí)延。(2) 語(yǔ)句內(nèi)時(shí)延: 這是右邊表達(dá)式數(shù)值計(jì)算與左邊表達(dá)式賦值間的時(shí)延。在Verilog HDL中可使用如下方式描述結(jié)構(gòu):(1) 內(nèi)置門(mén)原語(yǔ)(在門(mén)級(jí))；(2) 開(kāi)關(guān)級(jí)原語(yǔ)(在晶體管級(jí))；(3) 用戶(hù)定義的原語(yǔ)(在門(mén)級(jí))；(4) 模塊實(shí)例 (創(chuàng)建層次結(jié)構(gòu))。通過(guò)使用線(xiàn)網(wǎng)來(lái)相互連接。Verilog HDL 的設(shè)計(jì)流程：1 文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專(zhuān)用的 HDL 編輯環(huán)境。通常 Verilog HDL 文件保存為 .v 文件。 2 功能仿真：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也

22、叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過(guò)這一步，只有在布線(xiàn)完成之后，才進(jìn)行時(shí)序仿真）。 3 邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語(yǔ)言綜合成最簡(jiǎn)的布爾表達(dá)式。邏輯綜合軟件會(huì)生成 .edf （ EDIF ）的 EDA 工業(yè)標(biāo)準(zhǔn)文件。4 布局布線(xiàn)：將 .edf 文件調(diào)入 PLD 廠家提供的軟件中進(jìn)行布線(xiàn)，即把設(shè)計(jì)好的邏輯安放到 CPLD/FPGA 內(nèi)。 5 時(shí)序仿真：需要利用在布局布線(xiàn)中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序（也叫后仿真）。2EPF10K 10相關(guān)說(shuō)明EPF10K 10隸屬于Altera公司生產(chǎn)的FLEX 10K系列產(chǎn)品，此系列集成度從幾萬(wàn)門(mén)到幾十萬(wàn)門(mén)，是業(yè)界第一個(gè)在PLD中嵌入

23、存儲(chǔ)器塊的器件。具有許多特點(diǎn)：高密度。10000到250000典型門(mén)；功能強(qiáng)大的I/O引腳。每一個(gè)引腳都是獨(dú)立的三態(tài)門(mén)結(jié)構(gòu)，具有可編程的速率控制；嵌入式陣列塊（EAB）。每個(gè)EAB提供2K比特位，可用來(lái)作存儲(chǔ)器使用或者用來(lái)實(shí)現(xiàn)一般的邏輯功能；邏輯單元采用查找表（LUT）結(jié)構(gòu)；采用快速通道（Fast Track）互連，速度快并可預(yù)測(cè)延時(shí)；具有實(shí)現(xiàn)快速加法器和計(jì)數(shù)器的專(zhuān)用進(jìn)位鏈和實(shí)現(xiàn)高速、多輸入邏輯函數(shù)的專(zhuān)用級(jí)連鏈；其中EPF10K 10相關(guān)電路說(shuō)明如下：EPF10K10板，內(nèi)含預(yù)定型10K10主體電路和自定義實(shí)驗(yàn)區(qū)二個(gè)部分；預(yù)定型10K10主體電路特點(diǎn)如下:采用ALTERA公司10K10 PLC

24、C84 腳器件；使用有源晶振4MHZ增強(qiáng)線(xiàn)路板抗干擾性能；采用三種不同的配置方式，對(duì)ALTERA公司的10K10芯片進(jìn)行配置：通過(guò)EDA軟件使用本板提供的JTAG接口下載到10K10器件中對(duì)其進(jìn)行加載配置；通過(guò)EDA軟件使用本板提供的PS MODE接口下載到10K10器件中對(duì)其進(jìn)行加載配置；為了確保系統(tǒng)板掉電又重新上電后能使10K10正常運(yùn)行，本系統(tǒng)板提供ALTERA公司EPC1441或EPC1P8二種器件對(duì)10K10作上電后自動(dòng)加載配置。本EDA板提供電源接線(xiàn)端子+5V，GND數(shù)字地，+12V或自定義，-12V或自定義，SGND模擬地及電源測(cè)試引線(xiàn)口+5V、+12V、-12V，均給出信號(hào)信息

25、LED指示燈，本EDA板提供JTAG PS MODE代碼下載信號(hào)信息LED指示燈。自定義實(shí)驗(yàn)區(qū)特點(diǎn)如下:本EDA板提供三個(gè)試驗(yàn)區(qū)，其中數(shù)字電路實(shí)驗(yàn)區(qū)A、B二個(gè)，模擬電路實(shí)驗(yàn)區(qū)C一個(gè)；為了提高EDA系統(tǒng)板抗干擾性能，模擬地和數(shù)字地采用分開(kāi)設(shè)計(jì)，而且增加了實(shí)驗(yàn)區(qū)電路的可塑性，數(shù)字電路實(shí)驗(yàn)區(qū)配有+5V GND數(shù)字地，用戶(hù)電路實(shí)驗(yàn)自由連接點(diǎn)，模擬電路實(shí)驗(yàn)區(qū)配有+5V SGND模擬地，+12V、-12V用戶(hù)電路實(shí)驗(yàn)，自由連接點(diǎn)，用戶(hù)實(shí)驗(yàn)區(qū)電路自由連接點(diǎn)共為1908個(gè)點(diǎn)，其中數(shù)字電路實(shí)驗(yàn)區(qū)用戶(hù)自由連接點(diǎn)為2x49行x12列+6行x8列=1272個(gè)點(diǎn)，模擬電路實(shí)驗(yàn)區(qū)用戶(hù)自由連接點(diǎn)為49行x12列+6行x8列

26、=636個(gè)點(diǎn)，提供10K10可用的全部I/O腳引線(xiàn)插座，方便與用戶(hù)實(shí)驗(yàn)區(qū)任意連接。實(shí)驗(yàn)區(qū)連線(xiàn)方式通常使用三種方式：元器件直接焊接方式,一次性使用；實(shí)驗(yàn)區(qū)可焊接可插接排針孔,以便實(shí)驗(yàn)電路任意搭接,增強(qiáng)使用的靈活性,多次性；實(shí)驗(yàn)區(qū)可選配安裝通用實(shí)驗(yàn)面包板, 無(wú)須做b項(xiàng)操作,面包板可安裝三塊。EDA 板上跳線(xiàn)連接說(shuō)明：JP8：控制EPC1441/EPC1P8 +5V電壓的提供,JTAG MODE JP,JTAG下載方式支持由本跳線(xiàn)組確定4個(gè)全 短接,則允許JTAG方式下載；斷開(kāi)則屏蔽JTAG方式下載；PS MODE：JP PS下載方式支持由本跳線(xiàn)組確定5個(gè)全 短接,則允許PS方式下載；斷開(kāi),則屏蔽P

27、S方式下載；JP10：MSEL0信號(hào)受控腳跳左，則MSEL0為0；跳右則MSEL0為1；JP11：MSEL1信號(hào)受控腳跳左，則MSEL1為0；跳右則MSEL1為1；PWR5V：+5V跳線(xiàn)開(kāi)關(guān)跳左，+5V為ON接通；跳右+5V為OFF關(guān)閉；PIN1_OSC:ALTERA10K10 PIN1腳的時(shí)鐘信號(hào)輸入端，跳左CLOCK信號(hào)頻率，由U5晶振確定；跳右，CLOCK信號(hào)頻率由上層獨(dú)立型適配器的時(shí)鐘晶振確定；PIN43_OSC:ALTERA10K10 PIN43 腳的時(shí)鐘信號(hào)輸入端跳左，CLOCK信號(hào)頻率由U5晶振確定；跳右，CLOCK信號(hào)頻率由上層獨(dú)立型適配器的時(shí)鐘晶振確定；J1A：控制數(shù)字實(shí)驗(yàn)A

28、區(qū)的+5V；DC：電源電壓；J2A：控制數(shù)字實(shí)驗(yàn)A區(qū)的電源電壓數(shù)字信號(hào)地GND；J1B：控制數(shù)字實(shí)驗(yàn)B區(qū)的電源電壓數(shù)字信號(hào)地GND；J1C：控制模擬實(shí)驗(yàn)C區(qū)的+12V；J2C：控制模擬實(shí)驗(yàn)C區(qū)的-12V；J3C：控制模擬實(shí)驗(yàn)C區(qū)的電源電壓模擬信號(hào)地SGND 5；EDA板上電源端子接口LED 指示燈說(shuō)明；JPWR：電源電壓接線(xiàn)端子，從上往下順序定義為+5V GND、+12V -12V SGND；PWRT：電源電壓測(cè)試接線(xiàn)端子，從上往下順序定義，同JPWR +5V GND、+12V -12V SGND；JTAG_MODE:ALTERA10K10 JTAG方式下載接口；PS_MODE: ALTERA

29、10K10 PS方式下載接口；10K10(IN1): ALTERA10K10 外擴(kuò)展，I/O引線(xiàn)接口 1；10K10(IN2): ALTERA10K10 外擴(kuò)展，I/O引線(xiàn)接口 2；JP2、JP3、JP4、JP5、JP6向上可選配；GEXIN：各種獨(dú)立型適配器；LED指示燈：D2、D3、D4、TCK、LED、PS LED分別為+5V、+12V、-12V、JTAG；PS：信號(hào)指示燈。三、電子鐘的7大模塊設(shè)計(jì)及仿真芯片生成 本章根據(jù)模塊功能共分為七個(gè)模塊，分別為計(jì)時(shí)模塊、鬧鈴設(shè)置模塊、校時(shí)模塊、秒表功能模塊、整點(diǎn)報(bào)時(shí)模塊、鬧鈴屏蔽及響鈴功能模塊、秒表提示鈴聲功能模塊。1.計(jì)時(shí)功能模塊模塊功能為正常

30、計(jì)時(shí)，即每秒鐘讀一次數(shù)，秒表加1，秒計(jì)時(shí)滿(mǎn)60進(jìn)1給分計(jì)時(shí)，分計(jì)時(shí)滿(mǎn)60進(jìn)1給小時(shí)計(jì)時(shí)，小時(shí)計(jì)時(shí)滿(mǎn)24清零。從功能上講分別為模60計(jì)數(shù)器，模60計(jì)數(shù)器和模24計(jì)數(shù)器。圖3-1計(jì)時(shí)模塊芯片圖圖3-2計(jì)時(shí)模塊仿真波形圖2.鬧鈴設(shè)置功能模塊模塊功能為設(shè)置鬧鈴的分鐘和小時(shí)，設(shè)置的時(shí)候由turn控制調(diào)整分鐘及調(diào)整小時(shí)之間的切換，每按一次change，所調(diào)整的計(jì)數(shù)器加1，分鐘計(jì)數(shù)器滿(mǎn)60清零，小時(shí)計(jì)數(shù)器滿(mǎn)24清零。圖3-3鬧鈴模塊芯片圖圖3-4 鬧鈴仿真波形圖3.校時(shí)功能模塊模塊功能為修正分鐘和小時(shí)時(shí)間以及秒鐘的精確調(diào)整清零。由turn控制調(diào)整分鐘和調(diào)整小時(shí)之間的切換，每按一下change所調(diào)整的計(jì)數(shù)器加

31、1，分鐘計(jì)數(shù)器滿(mǎn)60清零，小時(shí)計(jì)數(shù)器滿(mǎn)24清零；秒種的精確調(diào)整清零具體為在正常計(jì)時(shí)的情況下，長(zhǎng)時(shí)間按住turn，即可使秒鐘清零，進(jìn)行精確調(diào)時(shí)。 圖3-5 校時(shí)模塊芯片圖圖3-6 校時(shí)仿真波形圖4. 秒表功能模塊模塊功能為進(jìn)行手動(dòng)計(jì)時(shí)，按一下count為計(jì)時(shí)，再按一次count為停止計(jì)時(shí)，保存計(jì)數(shù)數(shù)值，依此類(lèi)推；按一次clr為計(jì)數(shù)清零，停止計(jì)數(shù)。計(jì)數(shù)器共有三個(gè)，分別為百分秒的模100計(jì)數(shù)器，秒鐘的模60計(jì)數(shù)器和分鐘的模60計(jì)數(shù)器。圖3-7 秒表模塊芯片圖圖3-8秒表仿真波形圖5. 整點(diǎn)報(bào)時(shí)功能模塊模塊功能為當(dāng)計(jì)時(shí)模塊中分鐘顯示為59,秒種為55時(shí)開(kāi)始,每秒都發(fā)出一次短音(1/4秒);當(dāng)秒種和分鐘

32、同時(shí)顯示為0時(shí),發(fā)出一聲長(zhǎng)音(3/4秒)；clk1000為揚(yáng)聲器驅(qū)動(dòng)頻率。圖3-9報(bào)時(shí)模塊芯片圖圖3-10 報(bào)時(shí)模塊仿真波形圖6. 鬧鈴屏蔽及響鈴功能模塊功能為當(dāng)計(jì)時(shí)模塊中的分鐘和小時(shí)都等于鬧鈴設(shè)置的分鐘和小時(shí)的時(shí)候，從計(jì)時(shí)模塊中的秒種為0時(shí)開(kāi)始響鈴，響鈴時(shí)間20秒；但是可以通過(guò)一直按住change來(lái)屏蔽鬧鈴聲音。7. 秒表提示鈴聲功能模塊從秒表的分鐘位和秒鐘位均為59，且百分秒位為76開(kāi)始，到分鐘位秒鐘位和百分秒位全部為零同時(shí)有分鐘位產(chǎn)生的進(jìn)位這一時(shí)刻，之間的14秒時(shí)間發(fā)出一聲提示音，提示秒表已經(jīng)計(jì)時(shí)1個(gè)小時(shí)，開(kāi)始下一個(gè)小時(shí)的計(jì)時(shí)，請(qǐng)予以記錄。由于這兩個(gè)模塊有太多的輸入，所以不進(jìn)行模塊符號(hào)和

33、波形仿真。小節(jié)：首先由4HZ的輸入時(shí)鐘產(chǎn)生一個(gè)1HZ的時(shí)鐘基準(zhǔn)信號(hào)，用MODE信號(hào)應(yīng)用CASE語(yǔ)句控制系統(tǒng)在MODE=2時(shí)產(chǎn)生小時(shí)調(diào)整信號(hào)COUNT1或分鐘調(diào)整信號(hào)COUNTa（通過(guò)是否按下TURN決定）用于隨后的手動(dòng)校時(shí)；在MODE=1時(shí)就產(chǎn)生用于鬧鐘功能的小時(shí)調(diào)整信號(hào)COUNT2或分鐘調(diào)整信號(hào)COUNTb（也通過(guò)是否按下TURN決定），現(xiàn)在調(diào)整的狀態(tài)由LED-MIN和LED-HOUR兩個(gè)發(fā)光二極管顯示，這些COUNT信號(hào)由CHANGE鍵提供。再通過(guò)LOOP索引判斷是否快速按下CHANGE鍵，若是，產(chǎn)生NUM1信號(hào)用于連續(xù)快速+1，此功能應(yīng)用于手動(dòng)校時(shí)和鬧鐘定時(shí)中。然后加入計(jì)時(shí) 校時(shí)中的分鐘

34、計(jì)數(shù)時(shí)鐘CT1，定時(shí)狀態(tài)下調(diào)整分鐘的時(shí)鐘CT2，計(jì)時(shí) 校時(shí)中的小時(shí)計(jì)數(shù)時(shí)鐘CTa，定時(shí)狀態(tài)下調(diào)整小時(shí)的時(shí)鐘CTb。再設(shè)計(jì)這些時(shí)鐘下的進(jìn)程：秒計(jì)數(shù)進(jìn)程通過(guò)按住TURN且MODE不變一段時(shí)間來(lái)清零，當(dāng)指示秒數(shù)的計(jì)數(shù)器十六進(jìn)制數(shù)SEC1的前四位為1001（9）的時(shí)候，后四位+1（進(jìn)一位）前四位清零，不然繼續(xù)計(jì)數(shù)來(lái)實(shí)現(xiàn)。分計(jì)數(shù)進(jìn)程當(dāng)值MIN1=59時(shí)清零同時(shí)小時(shí)的時(shí)鐘H-CLK+1，當(dāng)指示分鐘數(shù)的計(jì)數(shù)器十六進(jìn)制數(shù)MIN1的前四位為D9的時(shí)候，后四位+1（進(jìn)一位）前四位清零，不然繼續(xù)計(jì)數(shù)。小時(shí)計(jì)數(shù)進(jìn)程當(dāng)值HOUR1=23時(shí)清零，當(dāng)指示小時(shí)數(shù)的計(jì)數(shù)器十六進(jìn)制數(shù)HOUR1的前四位為D9的時(shí)候，后四位+1（進(jìn)

35、一位）前四位清零，不然繼續(xù)計(jì)數(shù)。 鬧鈴功能的小時(shí)與分鐘調(diào)節(jié)也同上理設(shè)置。 再通過(guò)賦值語(yǔ)句顯示各個(gè)狀態(tài)下的時(shí)分秒。四、電子鐘的設(shè)計(jì)及仿真1功能描述計(jì)時(shí)功能 包括時(shí)、分、秒的計(jì)時(shí)，分別類(lèi)似于模24、模60、模60計(jì)數(shù)器。鬧鐘功能 在設(shè)定的時(shí)間發(fā)出鬧玲音，其中鬧鈴設(shè)置為00：00時(shí)無(wú)效。校時(shí)功能 能方便的對(duì)小時(shí)、分鐘和秒進(jìn)行手動(dòng)調(diào)整以校準(zhǔn)時(shí)間。整點(diǎn)報(bào)時(shí) 每逢整點(diǎn)按照秒的時(shí)序產(chǎn)生四短一長(zhǎng)的報(bào)時(shí)音。秒表功能 在每次計(jì)數(shù)滿(mǎn)一小時(shí)的時(shí)候，發(fā)出一聲提示音。2源程序（基于Verilog HDL語(yǔ)言）module clock(CLK,CLK_1K,MODE,CHANGE,TURN,ALERT,HOU,MIN,SE

36、C,LD_AL,LD_H,LD_M);input CLK,CLK_1K,MODE,CHANGE,TURN;output 7:0 HOU,MIN,SEC;output ALERT,LD_AL,LD_H,LD_M;reg 7:0 HOU,MIN,SEC,THOU,TMIN,TSEC,AHOU,AMIN;reg 1:0 m,fm,sound;reg LD_H,LD_M;reg CLK_1Hz,CLK_2Hz,mclk,hclk;reg alert1,alert2,ear;reg count1,count2,lcount1,lcount2;wire ct1,ct2,lct1,lct2,m_clk,h_

37、clk;always (posedge CLK)begin CLK_2Hz<=CLK_2Hz; if(sound=3) begin sound<=0;ear<=1;end /ear信號(hào)用于產(chǎn)生或屏蔽聲音 else begin sound<=sound+1;ear<=0;endendalways (posedge CLK_2Hz) CLK_1Hz<=CLK_1Hz; /產(chǎn)生1Hz的時(shí)基信號(hào)always (posedge MODE) /MODE信號(hào)控制3鐘功能的轉(zhuǎn)換 begin if(m=2) m<=0; /m=0：計(jì)時(shí)功能 else m<=m+1;

38、 /m=1：鬧鐘功能 end /m=2：手動(dòng)校時(shí)always (TURN) fm<=fm; /校時(shí)時(shí)選擇調(diào)整分鐘還是小時(shí)alwaysbegin case(m) 2:begin if(fm) begin count1<=CHANGE; LD_H,LD_M<=2'b01; end else begin count2<=CHANGE; LD_H,LD_M<=2'b10; end count1,count2<=0; end 1:begin if(fm) begin lcount1<=CHANGE; LD_H,LD_M<=2'b01

39、; end else begin lcount2<=CHANGE; LD_H,LD_M<=2'b10; end lcount1,lcount2<=0; end default:count1,count2,lcount1,lcount2,LD_H,LD_M<=0; endcaseendalways (posedge CLK_1Hz) /秒計(jì)時(shí)和秒調(diào)整 if(!(TSEC8'h59)|TURN&(!m) begin TSEC<=0; if(!(TURN&(!m) mclk<=1; end else begin if(TSEC3:0

40、=9) begin TSEC3:0<=0; TSEC7:4<=TSEC7:4+1; end else TSEC3:0<=TSEC3:0+1; mclk<=0; endassign m_clk=mclk|count1;assign h_clk=hclk|count2;assign ct1=CLK|m_clk; /ct1用于計(jì)時(shí)、校時(shí)中的分鐘計(jì)數(shù)assign ct2=CLK|h_clk; /ct2用于計(jì)時(shí)、校時(shí)中的小時(shí)計(jì)數(shù) assign lct1=CLK|lcount1; /lct1用于定時(shí)狀態(tài)下調(diào)整分鐘信號(hào)assign lct2=CLK|lcount2; /lct2用于定

41、時(shí)狀態(tài)下調(diào)整小時(shí)信號(hào)always (posedge ct1) /分計(jì)時(shí)和分調(diào)整 begin if(TMIN=8'h59) begin TMIN<=0; hclk<=1; end else begin if(TMIN3:0=9) begin TMIN3:0<=0; TMIN7:4<=TMIN7:4+1; end else TMIN3:0<=TMIN3:0+1; hclk<=0; end endalways (posedge ct2) /小時(shí)計(jì)時(shí)和小時(shí)調(diào)整 if(THOU=8'h23) THOU<=0; else begin if(THOU

42、3:0=9) begin THOU3:0<=0; THOU7:4<=THOU7:4+1; end else THOU3:0<=THOU3:0+1; endalways (posedge lct1) /鬧鐘定時(shí)中分鐘調(diào)整 if(AMIN=8'h59) AMIN<=0; else if(AMIN3:0=9) begin AMIN3:0<=0; AMIN7:4<=AMIN7:4+1; end else AMIN3:0<=AMIN3:0+1; always (posedge lct2) /鬧鐘定時(shí)中小時(shí)調(diào)整 if(AHOU=8'h23) AHO

43、U<=0; else begin if(AHOU3:0=9) begin AHOU3:0<=0; AHOU7:4<=AHOU7:4+1; end else AHOU3:0<=AHOU3:0+1; endalways /鬧鐘功能：產(chǎn)生鬧鈴信號(hào) if(THOU=AHOU)&&(TMIN=AMIN)&&(AHOU|AMIN)&&(!CHANGE) /若按住"CHANGE"鍵不放就可以屏蔽鬧鈴 if(TSEC<8'h30) alert1<=1; /設(shè)定鬧鈴聲的長(zhǎng)短，這里設(shè)為30秒 else

44、alert1<=0; else alert1<=0;always case(m) 0:begin HOU<=THOU; /計(jì)時(shí)狀態(tài)下時(shí)、分、秒顯示 MIN<=TMIN; SEC<=TSEC; end 1:begin HOU<=AHOU; /定時(shí)狀態(tài)下時(shí)、分、秒顯示 MIN<=AMIN; SEC<=8'hzz; end 2:begin HOU<=THOU; /校時(shí)狀態(tài)下時(shí)、分、秒顯示 MIN<=TMIN; SEC<=8'hzz; end endcaseassign LD_AL=(AHOU|AMIN)?1:0;alw

45、ays /整點(diǎn)報(bào)時(shí)功能：產(chǎn)生整點(diǎn)報(bào)時(shí)信號(hào) begin if(TMIN=8'h59)&&(TSEC>8'h54)|(!(TMIN|TSEC) if(TSEC>8'h54) alert2<=ear & CLK_1K; /產(chǎn)生短音 else alert2<=!ear & CLK_1K; /產(chǎn)生長(zhǎng)音 else alert2<=0; endassign ALERT=(alert1)?CLK_1K & CLK:0)|alert2; /鬧鈴音和整點(diǎn)報(bào)時(shí)信號(hào)輸出endmodule3.模塊仿真圖4-1模塊芯片生成圖 圖

46、4-2整體圖仿真波形圖圖4-3局部仿真波圖4. 譯碼顯示模塊3-8譯碼器的原理框圖及真值表如圖及表所示，3個(gè)輸入a2:0可能出現(xiàn)8種組合情況：000，001，010，011，100，101，110，111，這樣就可控制8個(gè)輸出y7:0相應(yīng)的某1位輸出為“0”。a03-8譯碼器a1a2y7:0輸 入 輸 出a2:0 y7:0 000 11111110 001 11111101 010 11111011 011 11110111輸 入 輸 出a2:0 y7:0100 11101111101 11011111110 10111111111 01111111表4-1譯碼器真值表 圖4-4譯碼器的原理框

47、圖七段顯示譯碼器的原理框圖及真值表如圖及表所示，4個(gè)輸入d3:0可能出現(xiàn)16種組合情況；它的7個(gè)輸出y6:0分別控制共陰LED數(shù)碼管的a、b、c、d、e、f、g七段的亮/滅，從而顯出對(duì)應(yīng)的16個(gè)字符。abgcdefd3:0y6:0七段顯示譯碼器圖4-5七段顯示譯碼器的原理框圖表4-2 8421BCD七段顯示譯碼器真值表輸 入 輸 出d3:0 y6:0a,b,c,d,e,f,g H"0" 1,1,1,1,1,1,0H"1" 0,1,1,0,0,0,0H"2" 1,1,0,1,1,0,1H"3" 1,1,1,1,0,0,1輸 入 輸 出d3:0 y6:0a,b,c,d,e,f,g H"4" 0,1,1,0,0,1,1H"5&