電源完整性整理要點(diǎn)

1、電源完整性分析郝曉飛PI電源完整性（Power Integrity ，簡稱PI）:當(dāng)大量芯片內(nèi)的電路輸出級同時(shí)動(dòng)作時(shí)， 會(huì)產(chǎn)生較大的瞬態(tài)電流， 這時(shí)由于供電線路上的電阻電感的影響，電源線上和地線上電壓就會(huì)波動(dòng)和變化 ，良好的電源分配網(wǎng)絡(luò)設(shè)計(jì)是電源完整性的保證。造成電源不穩(wěn)定的根源主要在于兩個(gè)方面：一是器件高速開關(guān)狀態(tài)下，瞬態(tài)的交變電流過大；二是電流回路存在電感。從表面形式上來看又可以分為三類：同步開關(guān)噪聲（ SSN,有時(shí)被稱為 Ai噪聲，地彈（Ground bounce ）現(xiàn)象也可歸于此類；非理想電源阻抗影響；諧振及邊緣效應(yīng)。電源完整性的作用是為系統(tǒng)所有的信號線提供完整的回流路徑。破壞電源完整

2、性的主要因素只要有以下幾種：地彈噪聲太大，去耦電容設(shè)計(jì)不合理，回流影響嚴(yán)重，多電源、地平面的分割不當(dāng)，地層設(shè)計(jì)不合理，電流分配不均勻，高頻的趨膚效應(yīng)導(dǎo)致系統(tǒng)阻抗變化等等。正常情況下，電壓波動(dòng)范圍不超過+/-5% 。例如，一個(gè)10v的電源，允許的波動(dòng)范圍為5%最大瞬間電流為1A,那么最大電源阻抗為：（正常電源電壓）父（允許的波動(dòng)范圍）（5V）m（5%）-然而，目前電路設(shè)計(jì)的趨勢是電壓變小，瞬時(shí)電流變大，從上面的公式可以看到，最 大的電源阻抗呈現(xiàn)下降的趨勢，這就更加要求我們在電源完整性設(shè)計(jì)的過程中減小電源阻 抗。在設(shè)計(jì)電源阻抗的時(shí)候，我們不僅要計(jì)算直流阻抗（電阻），還要考慮高頻下的交流阻抗（主要是

3、電感）。一般在時(shí)鐘的上升和下降沿，電源系統(tǒng)會(huì)產(chǎn)生瞬間的電流變化，用如下 公式來表達(dá)受阻抗影響的電源電壓波動(dòng)：diVdrop < R L -dt通過觀察公式，我們在設(shè)計(jì)過程中可以考慮通過如下措施達(dá)到降低電源的電阻和電感： 使用電阻率低的材料，比如銅； 用較厚、較粗的電源線，并盡可能減少長度； 降低接觸電阻； 減小電源內(nèi)阻； 電源盡量靠近GND 合理使用去耦電容。電源完整性設(shè)計(jì)：1、使用電源平面代替電源線，降低供電線路上的電感和電阻；2、電源平面和地平面相鄰，電源和地緊密耦合；3、放置旁路電容，1wF10pF電容放置在電路板的電源輸入上，而 0.01 f F 0.1 F電 容則放置在電路板的

4、每個(gè)有源器件的電源引腳和接地引腳上；4、保證大電流器件電源的回流路徑暢通無阻。一,電源噪聲的起因及危害造成電源不穩(wěn)定的根源主要在于兩個(gè)方面：一是器件高速開關(guān)狀態(tài)下，瞬態(tài)的交變電流 過大5二是電流回路上存在的電感。從表現(xiàn)形式上來看又可以分為三類;同步開關(guān)噪聲 （SSN）,有時(shí)被稱為i噪聲，地彈（Gmuncl bounce）現(xiàn)象也可歸于此類（圖E）;胴里 想電源阻抗舞響（圖1片）4諧振及邊緣效應(yīng)（S 2圖1-a 蘋理想地平面存在阻抗非理想電蔻平面存在用抗法器效應(yīng)T:年波座iSi-c三.同步開關(guān)噪聲分析同步開關(guān)噪聲(Simultaneous Switch Noise,簡稱SSN)是指當(dāng)器件處于開關(guān)狀

5、態(tài)，產(chǎn) 生瞬間變化的電流(ad。，在經(jīng)過回流途徑上存在的電感時(shí)，形成交流壓降，從而引起噪 聲，所以也稱為噪聲。如果是由于封裝電感而引起地平面的波動(dòng)，造成芯片地和系統(tǒng)地 不一致，這種現(xiàn)象我們稱為地彈(Groundbounce)。同樣，如果是由于封裝電感引起的芯片 和系統(tǒng)電源差異，就稱為電源反彈(PouTrBounce)所以，嚴(yán)格的說，同步開關(guān)噪聲并不 完全是電源的問題，它對電源完整性產(chǎn)生的影響最主要表現(xiàn)為地電源反彈現(xiàn)象。同步開關(guān)噪聲主要是伴隨著器件的同步開關(guān)輸出(SSO,即Simultaneous Switch Output) 而產(chǎn)生，開關(guān)速度越快，瞬間電流變化越顯著，電流回路上的電感越大，則產(chǎn)

6、生的SS、越 嚴(yán)重?；竟綖椋篤s-N-L-Cdl dt),其中I指單個(gè)開關(guān)輸出的電流，'是同時(shí)開關(guān)的 驅(qū)理常數(shù)目，Ll00P為整個(gè)回流路徑上的電感，而就是同步開關(guān)噪聲的大小。這個(gè)公式 看起來簡單，但真正分析起來卻不是那么容易，因?yàn)椴坏枰獙﹄娐愤M(jìn)行合理的建模，還要2002-8-264判斷各種可能的回流路徑，以及分析不同的工作狀態(tài)。總的來說，對于同步開關(guān)噪聲的研究 是一個(gè)比較復(fù)雜的工程，本文也只是對其基本原理做一個(gè)概括性的闡述。此外，如果考慮地 更廣一點(diǎn)，除了信號本身回'流路徑的電感之外，離的很近的信號互連引線之間的串?dāng)_也是加 劇同步開關(guān)噪聲的原因之一。由于電阻對開關(guān)噪聲的影

7、響很小，為簡化討論，這里忽略其影響，并把封裝電感提取為 簡化的集總元件進(jìn)行分析。我們可以將SSN分為兩種情況：芯片內(nèi)部(on-chip)開關(guān)噪聲 和芯片外部(。年chip)開關(guān)噪聲?？梢詤⒖紙D6,當(dāng)內(nèi)部DnveH開關(guān)(此時(shí)dnverl作為接 收端)時(shí)產(chǎn)生的噪聲就是。nYhipSSN,可以看到其回流途徑只經(jīng)過電源和地，和信號管腳 的寄生電感無關(guān)；而當(dāng)Dnverl (或23)作為開關(guān)徜出時(shí)，產(chǎn)生的噪聲稱為。"chipSSN, 這時(shí)的電流將流經(jīng)信號線和地，但不經(jīng)過芯片的電源管腳(信號跳變?yōu)?到0)。GND圖6 SSN分析電路模型1 .芯片內(nèi)部開關(guān)噪聲先分析on chip的情況,上圖中的Lp

8、和Lg為封裝中電源和地的寄生電感，Ls為系統(tǒng)電 源的電感?，F(xiàn)假設(shè)L為封裝電源和地總的電感，由于Lp和Lg上通過的電流是反向的，則: L=Lp-Lg2'展，旨Lp和Lg之間的耦合電感。這時(shí)芯片實(shí)際得到的電壓為：因而，在瞬間開關(guān)時(shí)，加載在芯片上的電源電壓會(huì)下降，隨后圍繞飛振蕩并呈阻衰減。 上面的分析僅僅是針對一個(gè)內(nèi)部驅(qū)動(dòng)工作的情況，如果多個(gè)驅(qū)動(dòng)級同時(shí)工作，會(huì)造成更大的 電源壓降，從而造成器件的驅(qū)動(dòng)能力將降低，電路速度會(huì);底慢。通常可以采取的措施有：1 .降低芯片內(nèi)部驅(qū)動(dòng)器的開關(guān)速率和同時(shí)開關(guān)的數(shù)目，以減小did,不過這種方式不 現(xiàn)實(shí)，因?yàn)殡娐吩O(shè)計(jì)的方向就是更快，更密。2 .降低系統(tǒng)供給電源

9、的電感，高速電路設(shè)計(jì)中要求使用單獨(dú)的電源層,弁讓電源層和 地平面盡蚩接近。3 .降低芯片封裝中的電源和地管腳的電感，比如增加電源地的管腳數(shù)目"底短引線長 度，盡可能采用大面積鋪銅。增加電源和地的互相耦合電感也可以減小回路總的電感，因此要讓電源和地的管腳 成對分布，并盡量靠近。5 .給系統(tǒng)電源增加旁路電容，這些電容可以給高頻的瞬變交流信號提供低電感的旁路，而變化較慢的信號仍然走系統(tǒng)電源回路(圖7)。雖然。依chip驅(qū)動(dòng)的負(fù)載電容也可2002-8.265以看作旁路電容，但由于其電容很小，所以對交流旁路作用不大。6 .考慮在芯片封裝內(nèi)部使用旁路電容，這樣高頻電流的回路電感會(huì)非常小，能在很大

10、 程度上減小芯片內(nèi)部的同步開關(guān)噪聲。7 .更高要求的情況下可以將芯片不經(jīng)過封裝而直接裝配到系統(tǒng)主板上，這稱為DCA 技術(shù)(Direct Chip Attach )。但這相關(guān)到一些穩(wěn)定性和安全性的問題，在目前的技術(shù)水 平下,還存在著很多問題。vccDrivers系統(tǒng)電源的-既利di/dtSGND二一二-TH1T IUT.P/H>«率 +圖7旁路電容對on-chip SSN的作用2芯片外部開關(guān)噪聲下面再分析一下。年dup的情況（圖8）,它和on-chip最顯著的區(qū)別在于計(jì)算開關(guān)噪聲 的時(shí)候需要考慮信號線的電感，而且對于不同的開關(guān)狀態(tài)其電流回路也不同，1到0跳變時(shí), 回流不經(jīng)過封裝的

11、電源管腳，。到1跳變時(shí)，回流不經(jīng)過封裝的地管腳。類似前面的分析， 可計(jì)算由于封裝電感的影響造成的電壓降為（不考慮系統(tǒng)電源電感）：嚓=（ +與_2丹）怖圖8 1到0開關(guān)狀態(tài)下的off-chip回流路徑這時(shí)，芯片的地并不是和理想的系統(tǒng)地保持同樣的零電位，而是存在'.他的電壓波動(dòng)， 這種情況我們稱之為地反彈（也稱地跳，或Ground bounce）,同樣對于。到1開關(guān)狀態(tài)，封 裝電感會(huì)給電源造成一定的壓降，稱為電源反彈。當(dāng)然，地彈現(xiàn)象是。ndup和。ffkhip同 步開關(guān)輸出的綜合影響，但需要注意的是，地彈噪聲只根源于封裝寄生電感，和系統(tǒng)的電源 及地的電感無關(guān)，這也是SSN和Ground b

12、ounce在概念上不等同的根本原因。城羥OffYhip開關(guān)噪聲的方法有以下幾種：1 .降低芯片內(nèi)部驅(qū)動(dòng)器的開關(guān)速率和同時(shí)開關(guān)的數(shù)目。2 .降低封裝回路電感，增加信號和電源和地的耦合電感。3 .在封裝內(nèi)部使用旁路電容，這樣能讓電源和地共同分擔(dān)電流回路，可以減小等效電 感。但對于系統(tǒng)電源的旁路電容使用將不會(huì)影響地彈噪聲的大小。4 .如何選擇電容對于一個(gè)實(shí)際的電路系統(tǒng)，我們?nèi)绾握_選取合適的電容呢？我們以一個(gè)實(shí)際例子來說 明，假設(shè)電路中有50個(gè)驅(qū)動(dòng)緩沖器同時(shí)開關(guān)愉出，邊沿速度1ns,負(fù)載30pF,電壓25伏, 允許波動(dòng)范圍為-2% （如果考慮電源層的阻抗影響，可允許的波動(dòng)范圍可增加）。則最簡單 的一

13、種方法就是看負(fù)載的瞬間電流消耗，計(jì)算方法如下：1 .先計(jì)算負(fù)載需要的電流Iat75mA,則總的電流需要：50X75*43.75A2 .然后可以算出需要的電容C由= 3.75Ak*乃西dV 2.5x2%3 .考慮到實(shí)際情況可能因?yàn)闇囟?，老化等影響，可以?0nF的電容以保證一定的裕量。并可采用兩個(gè)40nF的并聯(lián)，以減小ESR。上面的這種計(jì)算方法很簡單，但實(shí)際的效果不是很好,特別是在高頻電路的應(yīng)用上，會(huì) 出現(xiàn)很多問題。比如上面的這個(gè)例子，即便電容的電感很小，只有InH, 1里函dWLdidt, 可以算出大概有3.75V的壓降,這顯然是無法接受的。因此，針對較高頻率的電路設(shè)計(jì)時(shí)，我們要采用另外一種更

14、為有效的計(jì)算方法，主要的 是看回路電感的影響。仍以剛才那個(gè)例子分析：1 .先計(jì)算電源回路允許的最大阻抗XhXAV Al=0.05V/3. 75A=13. 3 mohms2 .考慮低頻旁路電容的工作范圍FbypassFmPASS=Xnax 2FlLc=13. 3/（2X3.14X5）=424KHz這是考慮板子上電源總線的去耦電容，一般取值較大的電解電容，這里假設(shè)其寄生電感 為5nH?？梢哉J(rèn)為頻率低于Fbypass的交流信號由板級大電容提供旁路。4-考慮最高有效頻率Fg,也稱為截止頻率F5=O.5/Tr=O.5/lns=5OOMHz,截止頻率代表了數(shù)字電路中能量最集中的頻率范圍，超 過Fk的頻率將

15、對數(shù)字信號的能量傳輸沒有影響。5.6.7.計(jì)算出在最大的有效頻率（Fm）下，電容允許的最大電感Lm匯皿=上3 .萬33板!您“阮=4240HTOTJ3.14' P假設(shè)每個(gè)電容的ESL為15nH（包含焊盤引線的電感），則可算出需要的電容個(gè)數(shù)N：N=ESL/Lto1-1 .5nH/424pH=354電容在低頻下不能超過允許的阻抗范圍，可以算出總的電容值CC =：=：= 283擊UFbypas -2 X 3.14 “24班 x 133moh）ns8.最后算出每個(gè)電容的取值CnCn=C N=2S3uF354=S0nF計(jì)算結(jié)果表示，為了到達(dá)最佳設(shè)計(jì)效果，我們需要將354個(gè)SOnF的電容平均分布在

16、整 個(gè)PCB板上，但是從實(shí)際情況看，這么多電容往往是不太可能的，如果同時(shí)開關(guān)的數(shù)目減 少，上升沿不是很快，允許電壓波動(dòng)的范圍更大的話，計(jì)算出來的結(jié)果也會(huì)變化很大。如果 實(shí)際的高速電路要求的確很高的話，我們只有盡可能選取ESL較小的電容來避免使用大量 的電容。5.電容在Layout中注意事項(xiàng)通過對以上電容特性的分析，我們可以大致總結(jié)出高速PCB布線中對電容處理的要求, 簡單的說就是降低電感。具體措施主要有： 減小電容引線引腳的長度。 使用完的連線。 電容盡量靠近器件，并直接和電源管腳相連。 降低電容的高度（使用表貼型電容。 電容之間不要共用過孔，可以考慮打多個(gè)過孔接電源地。 電容的過孔要盡量靠近

17、焊盤（能打在焊盤上最佳），如圖13所示：圖18電容La you t中引線設(shè)計(jì)越勢四、電容退耦的兩種解釋采用電容退耦是舉注1涯嘯擊閆寰的士要方法，這祎方法k提高脛態(tài)1流的均定速度.譯華電懣分配系統(tǒng)的手H都非籬有效，對于電容遑耗，很多資料亡都有涉及，但是闡述的壟度不同，有芟是從局部電荷考儲(chǔ)（即 儲(chǔ)能）Q角度奈說近，有些懸從1源分配系統(tǒng)的H抗的角度來說明，還有些費(fèi)殯的說在更為 混亂，一會(huì)臭儲(chǔ)熊，一會(huì)提氫抗，五此很多人在看夷耗的式慢感到有笠迷惑，其實(shí)，這兩科 提法，本費(fèi)上是相同的，只不過看待問累的視角不同而己，為了讓大家有個(gè)清整的認(rèn)識(shí)，本 文分別介經(jīng)一下這兩種些尊，4.1從儲(chǔ)能的角度來說明電杳退耦原理

18、.在制作1落板時(shí)，通言會(huì)在負(fù)載芯片宜蘭放置偎多臣容，這些電容就起到電源退墻作弓, 其直愛可三匡1說明，我找6片電莖1名福電嘉當(dāng)負(fù)數(shù)巨流不變時(shí)，其1流亡嵬玉巨踵部分提供，即匡。的或，方向如要所示,此時(shí)至 容兩電電玉與負(fù)載兩光電玉一致，電流I二為0,電容兩生專儲(chǔ)相當(dāng)數(shù)量的電荷，其電茫婁:量 和1考量有關(guān)，當(dāng)負(fù)數(shù)態(tài)巨流發(fā)生變化對，之亍負(fù)載芯片內(nèi)部晶體管1平分換速變極性, 必須在極短的對畫內(nèi)為負(fù)載芯片強(qiáng)供足尊的1流,但是箜玉巨通無法很快丐應(yīng)負(fù)鼓電流的變 化，氐此，巨流I不會(huì)馬上滑是負(fù)數(shù)薛態(tài)電流要求，區(qū)此負(fù)載芯片電玉會(huì)海低，但是白于1 容與壓與負(fù)數(shù)電玉光同，區(qū)此至杳兩冠存在巨壓變化，對于左容夾說電玉變化

19、必然產(chǎn)生1流, 此時(shí)電春對負(fù)轂放生，電流L不再為0,為負(fù)數(shù)芯片提供電流S喂指巨春等式：dt（公式1）只要1容量C足夠大，只高很小的1壓變化，1容就可以莢供足夠大的電流，淮是負(fù)載痣態(tài) 1流的要求，這樣就更正了負(fù)敢芯片巨壓的變化在容許的五邑內(nèi)，這皇，相當(dāng)于至容預(yù)先存 儲(chǔ)了一部分？能，在負(fù)裁有要的時(shí)候輦放出來，即電容是的能元件；儲(chǔ)能與容的存在便負(fù)藪 消耗的髭量得到快速補(bǔ)充，氐此保證了負(fù)載兩造1玉不至于有太大變化，此時(shí)1容擔(dān)負(fù)的是 局部電源的角色，從黨能力角度耒愛羋1懣退耀.非百直觀易享，但是對電容設(shè)計(jì)需助不大,從國拉的角 度理舉與容遣福，能讓我們設(shè)計(jì)豈多時(shí)有堂可循,實(shí)行上，在決定巨源分肥系統(tǒng)的去耦豈

20、容 量的時(shí)侯，習(xí)的就是身抗的您念;4.2從阻抗的角度來理解退耦原理.格荃in的負(fù)敦芯片拿醇，如匡2所示:從AB兩金向左看過去，建玉電謔以及電態(tài)退耨 系度一起，可以看成一個(gè)復(fù)合的電源系統(tǒng),這個(gè)臣源系統(tǒng)的特點(diǎn)是：不論AB兩點(diǎn)值負(fù)載善 態(tài)1流如何變化，紀(jì)能深證AB兩百、閏無1王差持穩(wěn)亳，兩點(diǎn)寫電玉變化很小，I»>lo我們可以用一個(gè)等效1源嗔器表示上宜這個(gè)復(fù)合的巨源系線，如至3至3等軟電涯對于這個(gè)1多可寫出如下等式：”二z業(yè)（公式2）我們的最終設(shè)記目標(biāo)是，不論AB兩點(diǎn)叵負(fù)教瞋態(tài)巨流丈何變化，都要,呆持AB兩點(diǎn)閏W玉變 化正邑很小，根據(jù)公式2,這個(gè)要求等效于乏源系統(tǒng)的指抗Z要足夠低，在匡

21、2口，我仁是通 過去耦1容來達(dá)到這一要求的，區(qū)此從等效笆角度出發(fā)，可以說去耦1容那/氐了 1淖系統(tǒng)的 :且撫二另一方面，從與珞亙愛的壟度來說，可得到同樣結(jié)論,至杳對于交流信號呈現(xiàn)低且抗 特性，區(qū)此加入電春，實(shí)行上也蔭實(shí)鰲低了電涯系統(tǒng)的交流二豆抗，從過抗的有受爰安電容遣耦.可以給我們設(shè)計(jì)電源分王系變常來極大的方便；實(shí)行上, 電通分更系統(tǒng)設(shè)詁笆景.根本的亙則就是便反抗最小，景有款的設(shè)訐方法就是在這個(gè)廈則指導(dǎo)九、著名的Target工mpedance著名的Target Impedance （目標(biāo)反抗）目標(biāo)W抗(Target Impedance)定義為:_VRipple _（公式4）其已：匕的為要遂行去

22、精的電源1壓等級，等見的有5V、3.3V、1.8V、1.26V、1.2等,的印痣為允許的電玉波動(dòng)，在電源賓聲余量一中D我們已逕閨述過了，英莖直為2.5%A,a約為負(fù)轂芯片的最大薜態(tài)1流變化量.該定義可舉冬為：能演是負(fù)轂最大薛態(tài)1流供應(yīng)，巨電玉變化不顯過最大容許波動(dòng)范邑 的清玩下，電:源系統(tǒng)自身反抗的最大宜，超過這一里抗擅，1：原波動(dòng)將趙過容許范邑，如果 你對W抗和電玉波動(dòng)的關(guān)系不清楚的話，消亙顧“1容混耦的兩號屋磋” 一書， 對目標(biāo)過物有兩點(diǎn)哥要說明：1、目標(biāo)且抗是電源系統(tǒng)的衰態(tài)3抗，是對快速變化的電流表現(xiàn)出去的一種不抗特性，2、目標(biāo)過抗和一定竟度的盛段有關(guān)，在必興還的整/、頻率范匡內(nèi)，電源W

23、抗都不能超過這 個(gè)箋,區(qū)抗是電耳、毛,或和電冬共同作用的絕具，至比必然與原車有關(guān).宓興瘦的整個(gè)方車 忑醫(yī)芍多大？這和負(fù)載對薛態(tài)電流的要求有關(guān)；取名思義，黑態(tài)1流是指在極短對閏內(nèi)電源 必須里供的電流，如吳把這個(gè)1流看士售號的話，相當(dāng)于一個(gè)階景信號，具有很寬的頻滑， 這一頻滑這三款是我們感興當(dāng)笆頻/范圍，如具者時(shí)不爰舉上述兩點(diǎn)，沒關(guān)系，姓柒看完本文后茴的茶分，你就明白了.方法一：利用電源驅(qū)動(dòng)的負(fù)載計(jì)算電容量設(shè)負(fù)載（容性）為30pF,要在2ns內(nèi)從0V驅(qū)動(dòng)到3.3V,薜態(tài)1流為：I = C = 30pFx = 49.5mAdt2ns（公式 5）夕二吳共有36個(gè)這行的負(fù)鼓萼要驅(qū)動(dòng)，典.薛態(tài)1流為：36

24、*49.5mA=1.782A.俵設(shè)容許1壓液動(dòng)為：3.3*2.5% = 82.5 mV,所言與忑量為C=I*dt/dv=1.782A*2ns/0.0825V=43.2nF說明：所加的電容實(shí)際上作為抑制1壓波紋的儲(chǔ)能元件，咳至叁必須在2ns內(nèi)為負(fù)載強(qiáng)供 L782A的巨流，同對電壓下澤不能超過82.5 mV,孟此豈容宣應(yīng)根據(jù)82.5 mV夾計(jì)篁： 記?。贺M春放電給負(fù)載強(qiáng)供豈流，其本身巨壓也會(huì)下降，但是巨壓下降的量不能超過82.5 mV （容許的曳壓波紋）.這種計(jì)算沒什么實(shí)際意義，之所以放在這里說一下，是為了讓大 家對去精原理認(rèn)識(shí)更深,方法二：利用目標(biāo)阻抗計(jì)算電容量（設(shè)計(jì)思想很嚴(yán)遞，要吃透）為了清整

25、的說明1杳量芍訐豆方法，我們垂一個(gè)反子.要去耨的電源為L2V,杳許電玉注動(dòng)為2.5%,最大甌態(tài)巨流600mA,第一步：計(jì)算目標(biāo)阻抗=50 掰 Qy _ %XRipple _ 1.2*0,025皿= 06第二步：確定穩(wěn)壓電源頻率響應(yīng)范圍,和具停使用的電演片子有關(guān)，通寫在DC更幾百kHz之閏，這里謾為DC到100kHz： 在100kHz以下對，巨源芯片能很好的對瞬態(tài)1流射出反應(yīng)，高于100kHz對，表現(xiàn)為很亶 的月抗，如果沒有外加電容，電潺波的將超過允許的2.5%,為了在高于100kHz討仍港是 電壓波動(dòng)小于2.5%要求，應(yīng)該加多大的1容？第三步：計(jì)算bulk電容量當(dāng):軍處于1容自清捏點(diǎn)以下討，1

26、容的月抗可近似表示為：Zc =-27TJC頻率f翅高.身抗越小，頻至越低，片抗趣大，在宓興蓬先頻至范國內(nèi)，電容的最大片抗不能超過目標(biāo)反抗，蘭比便習(xí)100kHz計(jì)算（1春起作習(xí)的嫉毒近邑的最低嫉至，對應(yīng)1方最亳擔(dān)抗）,C=-5 = 31.831尸第四步：計(jì)算bu*電容的最高有效頻率當(dāng)箜率處于電春自潸接點(diǎn)以上討，1容的因抗可近似表示為：Z2nfxESL頻率f盟高.且抗越大，但反抗不能超過目標(biāo)身抗，假設(shè)ESL為5nH,她最亳有款頻j =1八6MHz至為：弱而7.這樣一個(gè)大的生春能博讓我們把電源殂擾在100kHz到1.6MHZ之間控制在目標(biāo)逅抻之下，當(dāng)頻至存于L6MHZ對，還號要蒸外的巨容來控制電源

27、系統(tǒng)蕓抗.第五步：計(jì)算頻率高于1.6MHz時(shí)所需電容如星岸或三源系統(tǒng)在500MHZ以下時(shí)亂髓海足三玉浪玄裒求，養(yǎng)必須控司三春的寄生必須演足ZMxL&Xmay,所以有:MAX27rx 5(W/= 0.016 加軟設(shè)使.可AVX公司的0402封裝隆堂巨容，寄生乏感約為0.4nH,加上安裝到W片板上后過孔的寄生電感（本文后苴有訐算方法）假謾為0.6nH,則總的寄生電感為1 nH.為 了港足息1點(diǎn)不大于06 nH的要求，我七苔要井冢的豈容個(gè)數(shù)為：1/0.016=62.5個(gè)， 忘龍有要63個(gè)04021杳，為了在L6MHZ討W抗小于目標(biāo)月抗，軍要臣左堂為:C = 1.98942ttx.6MHzxX

28、 14Ax區(qū)比每個(gè)1容E=電套量為l.9894/63 = 00316 uFs券上所述，對于這個(gè)系疣，我們選擇1個(gè)31.831 UF的大臣咨和63個(gè)0.0316 UF的小 電,容即可演足要求，注意：以上基子目標(biāo)阻抗（丁argetImpedance、）的計(jì)算，只是為了說明這種方法的基本 原建，英河口不能這嚀面主乃計(jì)真就了事.且為迂有很多問丈哥要考慮，學(xué)習(xí)打豆點(diǎn)是這和 方法的核心思想,十五、電容的去耦半徑1春去福的一/、堂要問至是1容的云相半徑,大多數(shù)資缸口都會(huì)提到1容據(jù)故要盡量表 近芯片，多蟻資耕史是從減小亙?yōu)殡姼械墓P曳去淡這個(gè)擺城距要問黑，英實(shí)，減小電感是一 個(gè)堂要裒M,但是還有一/、重要的亙支

29、大多數(shù)費(fèi)利都沒有類及，弗就是之棗去耦主徑間空： 如臭至容捱放姿芯片過遠(yuǎn)，箜出了它的去福羋徑，電容將失去它的去褐力作.月，理登去相半徑最好的辦法就是考察嘯擊源和1容補(bǔ)空電流之直的相位關(guān)系，當(dāng)芯片對電 流的哥求發(fā)生變化可，會(huì)在1津平面的一個(gè)很小的局部X域內(nèi)產(chǎn)生盟玉猶幼，1容要補(bǔ),學(xué)這 一旦流（或巨壓），就必須先感知到這個(gè)巨王擾動(dòng)，信號在介反O傳搐號要一定的時(shí)叵，工 此從發(fā)生量部電玉擾動(dòng)變1容感知到這一擾魴之富有一個(gè)時(shí)回延遲，同桂，1春的補(bǔ)壁1流 到達(dá)擾動(dòng)X七有要一個(gè)延遲.X此必銖造成建聲源和1容補(bǔ)常名流之同的丐位上也不一致，特定的1容，對與它m潘授頻率藥巴的嗓由補(bǔ)罐軟果景好，我們以這個(gè)更至親金量這祎 相色關(guān)系;設(shè)亙灌捏姮至為f,對應(yīng)波長為1,補(bǔ)望與流表達(dá)式可寫為：其n, A是巨流港曳，R為需要補(bǔ)造的區(qū)域更與容笆挹邃.C為言號傳搐建度.當(dāng)擾動(dòng)區(qū)到1容的距瑞達(dá)到對，補(bǔ)德里流的相位為，和嗓交源嗎位剛好差180 度，卻完全反相，此時(shí)補(bǔ)續(xù)電流不再起但用，去耦作甫夫項(xiàng)，補(bǔ)信的能量無法及時(shí)送達(dá)，為 了能有效傳遞補(bǔ)望能量.應(yīng)使建擊謔和補(bǔ)發(fā)巨流的丐位差星可熊的小，最好是同當(dāng)位的/巨越遷，巧位差越小，補(bǔ)繕能量傳遞珪多，如吳樂志為0,則補(bǔ)續(xù)能量百分之百傳逮到擾動(dòng) Z.這就要求我電僚距要電容盡可能的近，要遠(yuǎn)小于