EDA課程設(shè)計八位二進制全加器

1、wordEDA設(shè)計說明書課程名稱： EDA技術(shù)實用教程 設(shè)計題目： 八位二進制全加器 院 系： 電子信息與電氣工程學(xué)院 學(xué)生姓名： 學(xué) 號： 專業(yè)班級： 指導(dǎo)教師： 李 響 2011 年 6 月 1.word1. 設(shè)計目的 熟悉利用Quartus的原理圖輸入法設(shè)計簡單的組合電路，掌握層次化設(shè)計的方法，并通過一個八位全加器的設(shè)計把握利用EDA軟件進行原理圖輸入方式的電子線路設(shè)計的詳細流程。2. 設(shè)計原理2.1 一位全加器的原理一位全加器可以用兩個半加器及一個或門連接而成，因此需要首先完成半加器的設(shè)計。在本設(shè)計中，將采用原理圖輸入法來完成設(shè)計。一位全加器的設(shè)計步驟： 為本項工程設(shè)計建立文件夾； 輸

2、入設(shè)計工程和存盤； 將設(shè)計工程設(shè)計成可調(diào)用的元件； 設(shè)計全加器頂層文件； 將設(shè)計項日設(shè)置成工程和時序仿真。2.2 八位全加器的原理一個八位全加器可以由八個一位全加器構(gòu)成，加法器之間的進位可以用串行方式實現(xiàn)，即將低位加法器的進位輸出cout 與相鄰的高位加法器的最低進位輸入信號cin 相接。3. 設(shè)計方案與仿真3.1 一位全加器的設(shè)計與仿真全加器的實現(xiàn)是以半加器的實現(xiàn)為根底的，因此，要設(shè)計全加器應(yīng)首先設(shè)計一個一位的半加器。半加器的實現(xiàn)方案為： 為此項工程建立文件夾； 在根本元件庫中，選中需要的元件，將元件包含元件and2、not 、xnor 和輸 入輸出引腳input、output調(diào)入原理圖編輯

3、窗口中； 將己設(shè)計好的原理圖文件存盤； 將所設(shè)計的半加器設(shè)置成可調(diào)用的元件。用原理圖輸入法所設(shè)計的半加器原理圖如圖3-1所示，利用Quartus軟件平臺，根據(jù)圖3-1所示電路，可生成一個半加器元件符號，如圖3-2所示。在半加器的根底上，為了建立全加器的頂層文件，必須再翻開一個原理圖編輯窗口，方法同上。其中，所選擇的元件包含半加器、或門和輸入輸出引腳，由此可得到如圖3-3所示的全加器原理圖；進而可生成個全加器元件符號，如圖3-4所示。圖3-1 半加器原理圖 圖3-2 半加器元件符號圖3-3 全加器原理圖 圖3-4 全加器元件符號按照一位全加器原理圖連接電路，通過編譯、仿真所得的波形圖如圖3-5所

4、示：圖3-5 一位全加器時序仿真波形根據(jù)圖3-5可知，當(dāng)輸入信號ain 、bin 、cin 全是低電平時，輸出信號sum 和cout 全是低電平；當(dāng)輸入信號ain 、bin 、cin 中有且只有一個為高電平時，輸出信號sum 為高電平，輸出信號cout 為低電平；當(dāng)輸入信號ain 、bin 、cin 中有兩個為高電平時，輸出信號sum 為低電平，輸出信號cout 為高電平；當(dāng)輸入信號ain 、bin 、cin 全是高電平時，輸出信號sum 和cout 全是高電平。由此可以看出仿真結(jié)果與理論值相符合。3.2 八位全加器的實現(xiàn)方案與仿真八位全加器的實現(xiàn)是以一位全加器的實現(xiàn)為根底的，它由八個一位全加

5、器構(gòu)成，加法器之間的進位可以用串行方式實現(xiàn)，即將低位加法器的進位輸出cout 與相鄰的高位加法器的最低進位輸入信號cin 相接。一位全加器的實現(xiàn)方案如3.1所述；八位全加器的原理圖見圖3-6。根據(jù)其電路生成的可調(diào)用原件符號如圖3-7所示。 圖3-6 八位全加器原理圖圖3-7 八位全加器元件符號根據(jù)圖3-6所示的原理圖進行時序仿真的波形如下列圖3-8所示：圖3-8 八位全加器時序仿真波形上圖3-8中：、與、為八位全加器的輸入信號，、為八位輸出信號， cout為最高位進位輸出信號；根據(jù)波形圖可得，當(dāng)輸入信號、輸入7B, 、輸入07時，輸出為82，與原理圖的設(shè)計要求完全相符。3.3 七段譯碼器的實現(xiàn)

6、方案與仿真為了將全加器的輸出結(jié)果在七段數(shù)碼管上顯示出來，就需要用到七段譯碼器。其VHDL源程序代碼詳見附 6.1。 按照程序生成的七段譯碼器元件符號如圖3-9所示：圖3-9 七段譯碼器元件符號 七段譯碼器的仿真結(jié)果如下列圖所示：圖3-10 七段譯碼器仿真波形3.4 輸出結(jié)果數(shù)碼顯示的實現(xiàn)方案與仿真為了將八位全加器的輸出結(jié)果在實驗箱上用數(shù)碼管顯示出來，需要將八位輸出結(jié)果按上下位經(jīng)過兩個七段譯碼器分別對兩個七段數(shù)碼管生成可控的上下電平信號，驅(qū)動相應(yīng)的數(shù)字點亮。具體電路連接如下列圖所示：圖3-11 數(shù)碼管顯示譯碼電路在此電路的仿真過程中，主程序需要調(diào)用八位全加器的源程序和七段譯碼器的源程序，將兩個原

7、件的.vhd文件和.bsf文件拷到目前工程文件夾中即可。七段譯碼器的VHDL程序設(shè)計詳見附 6.1，八位全加器VHDL源程序代碼詳見附 6.2。按照圖3-11電路圖連接好電路，通過編譯、仿真所得的波形圖如圖3-12所示。圖3-12 輸出結(jié)果數(shù)碼管顯示仿真波形4. 八位全加器的引腳鎖定與下載在本設(shè)計中，為了在實驗系統(tǒng)上硬件驗證八位全加器的功能，用十六個鍵分別輸入八個加數(shù)和被加數(shù)，分別對應(yīng)、和、，數(shù)碼管顯示相加結(jié)果，發(fā)光二極管顯示進位cout ，編譯下載后進行硬件測試。改變、和、鍵入值，數(shù)碼管會顯示相應(yīng)的結(jié)果，同時，發(fā)光二極管顯示進位信息，有進位那么亮。其引腳鎖定圖如圖4-1所示：圖4-1 八位全

8、加器的引腳鎖定圖5. 設(shè)計結(jié)論與總結(jié)根據(jù)八位全加器的硬件測試結(jié)果可知：其測試結(jié)果與軟件仿真的時序波形是一一對應(yīng)的，即完全符合八位全加器原理圖設(shè)計的設(shè)計要求。如果、輸入加數(shù)為FF，由、輸入被加數(shù)為FF，數(shù)碼管輸出為FE，與此同時，發(fā)光二極管點亮。通過本次設(shè)計，熟悉了利用Quartus的原理圖輸入法設(shè)計簡單組合電路，掌握了層次化設(shè)計的方法，通過一個八位全加器的設(shè)計理解并掌握了利用EDA軟件進行原路圖輸入方式電子線路設(shè)計的詳細流程。6. 附錄附 6.1 七段譯碼器VHDL源程序代碼LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DECL7S I

9、S PORT ( A : IN STD_LOGIC_VECTOR(4 DOWNTO 1); LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; END ; ARCHITECTURE one OF DECL7S IS BEGIN PROCESS( A ) BEGIN CASE A IS WHEN "0000" => LED7S <= "0111111" ; WHEN "0001" => LED7S <= "0000110" ; WHEN "001

10、0" => LED7S <= "1011011" ; WHEN "0011" => LED7S <= "1001111" ; WHEN "0100" => LED7S <= "1100110" ; WHEN "0101" => LED7S <= "1101101" ; WHEN "0110" => LED7S <= "1111101" ; WHEN

11、 "0111" => LED7S <= "0000111" ; WHEN "1000" => LED7S <= "1111111" ; WHEN "1001" => LED7S <= "1101111" ; WHEN "1010" => LED7S <= "1110111" ; WHEN "1011" => LED7S <= "1111100&qu

12、ot; ; WHEN "1100" => LED7S <= "0111001" ; WHEN "1101" => LED7S <= "1011110" ; WHEN "1110" => LED7S <= "1111001" ; WHEN "1111" => LED7S <= "1110001" ; WHEN OTHERS => NULL ; END CASE ; END PROCES

13、S ; END ;附 6.2 八位全加器VHDL源程序代碼LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.all; LIBRARY work;ENTITY f_8adder IS port(a1 : IN STD_LOGIC;b1 : IN STD_LOGIC;a2 : IN STD_LOGIC;b2 : IN STD_LOGIC;a3 : IN STD_LOGIC;b3 : IN STD_LOGIC;a4 : IN STD_LOGIC;b4 : IN STD_LOGIC;a5 : IN STD_LOGIC;b5 : IN STD_LOGIC;a6 : IN STD_

14、LOGIC;b6 : IN STD_LOGIC;a7 : IN STD_LOGIC;b7 : IN STD_LOGIC;a8 : IN STD_LOGIC;b8 : IN STD_LOGIC;cout : OUT STD_LOGIC;s : OUT STD_LOGIC_VECTOR(8 downto 1);END f_8adder;ARCHITECTURE bdf_type OF f_8adder IS component f_1adderPORT(ain : IN STD_LOGIC; bin : IN STD_LOGIC; cin : IN STD_LOGIC; cout : OUT ST

15、D_LOGIC; sum : OUT STD_LOGIC);end component;signals_ALTERA_SYNTHESIZED : STD_LOGIC_VECTOR(8 downto 1);signalSYNTHESIZED_WIRE_0 : STD_LOGIC;signalSYNTHESIZED_WIRE_1 : STD_LOGIC;signalSYNTHESIZED_WIRE_2 : STD_LOGIC;signalSYNTHESIZED_WIRE_3 : STD_LOGIC;signalSYNTHESIZED_WIRE_4 : STD_LOGIC;signalSYNTHES

16、IZED_WIRE_5 : STD_LOGIC;signalSYNTHESIZED_WIRE_6 : STD_LOGIC;signalSYNTHESIZED_WIRE_7 : STD_LOGIC;BEGIN SYNTHESIZED_WIRE_0 <= '0'b2v_inst : f_1adderPORT MAP(ain => a1, bin => b1, cin => SYNTHESIZED_WIRE_0, cout => SYNTHESIZED_WIRE_1, sum => s_ALTERA_SYNTHESIZED(1);b2v_inst1

17、 : f_1adderPORT MAP(ain => a2, bin => b2, cin => SYNTHESIZED_WIRE_1, cout => SYNTHESIZED_WIRE_2, sum => s_ALTERA_SYNTHESIZED(2);b2v_inst2 : f_1adderPORT MAP(ain => a3, bin => b3, cin => SYNTHESIZED_WIRE_2, cout => SYNTHESIZED_WIRE_3, sum => s_ALTERA_SYNTHESIZED(3);b2v_i

18、nst3 : f_1adderPORT MAP(ain => a4, bin => b4, cin => SYNTHESIZED_WIRE_3, cout => SYNTHESIZED_WIRE_4, sum => s_ALTERA_SYNTHESIZED(4);b2v_inst4 : f_1adderPORT MAP(ain => a5, bin => b5, cin => SYNTHESIZED_WIRE_4, cout => SYNTHESIZED_WIRE_5, sum => s_ALTERA_SYNTHESIZED(5);b2v_inst5 : f_1adderPORT MAP(ain => a6, bin => b6, cin => SYNTHESIZED_WIRE_5, cout => SYNTHESIZED_WIRE_6, sum => s_ALTERA_SYNTHESIZED(6);b2v_inst6 : f_1adderPORT MAP(ai