計(jì)數(shù)器與分頻器VHDL設(shè)計(jì)

1、EDA課程的地位和作用課程的地位和作用項(xiàng)目項(xiàng)目8 時(shí)序電路的時(shí)序電路的VHDL設(shè)計(jì)設(shè)計(jì)工作任務(wù)：工作任務(wù)：n1. 1. 基礎(chǔ)知識(shí)學(xué)習(xí)基礎(chǔ)知識(shí)學(xué)習(xí)n2. 2. 通用計(jì)數(shù)器設(shè)計(jì)通用計(jì)數(shù)器設(shè)計(jì)n3. 3. 十進(jìn)制減法計(jì)數(shù)器設(shè)計(jì)十進(jìn)制減法計(jì)數(shù)器設(shè)計(jì)n4. 4. 十二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)十二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)8-2 計(jì)數(shù)器的計(jì)數(shù)器的VHDL設(shè)計(jì)設(shè)計(jì)1. 1. 基礎(chǔ)知識(shí)學(xué)習(xí)基礎(chǔ)知識(shí)學(xué)習(xí)n計(jì)數(shù)器功能：對(duì)輸入脈沖計(jì)數(shù)計(jì)數(shù)器功能：對(duì)輸入脈沖計(jì)數(shù)n計(jì)數(shù)器應(yīng)用：計(jì)數(shù)、定時(shí)、控制、分頻等計(jì)數(shù)器應(yīng)用：計(jì)數(shù)、定時(shí)、控制、分頻等n計(jì)數(shù)器分類：計(jì)數(shù)器分類：n 按同步方式分按同步方式分：同步計(jì)數(shù)器、異步計(jì)數(shù)器：同步計(jì)數(shù)器、異步計(jì)

2、數(shù)器n 同步：受同一個(gè)時(shí)鐘控制同步：受同一個(gè)時(shí)鐘控制n 異步：不受同一個(gè)時(shí)鐘控制異步：不受同一個(gè)時(shí)鐘控制n 按計(jì)數(shù)方向分按計(jì)數(shù)方向分：加法計(jì)數(shù)器、減法計(jì)數(shù)器：加法計(jì)數(shù)器、減法計(jì)數(shù)器n 按模數(shù)分按模數(shù)分：二進(jìn)制、五進(jìn)制、十進(jìn)制等：二進(jìn)制、五進(jìn)制、十進(jìn)制等計(jì)數(shù)器：計(jì)數(shù)器：1. 基礎(chǔ)知識(shí)學(xué)習(xí)基礎(chǔ)知識(shí)學(xué)習(xí)nPLD原理原理nPLD分類分類CPLD：PAL擴(kuò)展型擴(kuò)展型FPGA：邏輯單元型：邏輯單元型可編程邏輯器件（可編程邏輯器件（PLD）：）：輸入電路與門陣列或門陣列輸出電路輸入輸出1. 基礎(chǔ)知識(shí)學(xué)習(xí)基礎(chǔ)知識(shí)學(xué)習(xí)nPLD優(yōu)點(diǎn)：優(yōu)點(diǎn)： 密度大密度大 功耗低功耗低 速度快速度快 結(jié)構(gòu)靈活結(jié)構(gòu)靈活 開發(fā)工具先進(jìn)

3、開發(fā)工具先進(jìn)可編程邏輯器件（可編程邏輯器件（PLD）：）：VHDL語言要點(diǎn)語言要點(diǎn):結(jié)合結(jié)合VHDL源程序?qū)嵗v解源程序?qū)嵗v解2. 2. 通用計(jì)數(shù)器設(shè)計(jì)通用計(jì)數(shù)器設(shè)計(jì)設(shè)計(jì)一個(gè)通用計(jì)數(shù)器，要求：設(shè)計(jì)一個(gè)通用計(jì)數(shù)器，要求：n復(fù)位信號(hào)為高電平時(shí)計(jì)數(shù)器清零或賦初值；復(fù)位信號(hào)為高電平時(shí)計(jì)數(shù)器清零或賦初值；n使能信號(hào)為高電平時(shí)計(jì)數(shù)器正常工作，低電平時(shí)使能信號(hào)為高電平時(shí)計(jì)數(shù)器正常工作，低電平時(shí)計(jì)數(shù)值不變；計(jì)數(shù)值不變；n計(jì)數(shù)方向控制信號(hào)為高電平時(shí)，按加法規(guī)則計(jì)數(shù)，計(jì)數(shù)方向控制信號(hào)為高電平時(shí)，按加法規(guī)則計(jì)數(shù)，即來一個(gè)時(shí)鐘計(jì)數(shù)器加即來一個(gè)時(shí)鐘計(jì)數(shù)器加1 1，計(jì)數(shù)器達(dá)到最大值時(shí)再，計(jì)數(shù)器達(dá)到最大值時(shí)再來一個(gè)時(shí)鐘自

4、動(dòng)清零；否則，按減法規(guī)則計(jì)數(shù)，來一個(gè)時(shí)鐘自動(dòng)清零；否則，按減法規(guī)則計(jì)數(shù)，減到減到0 0時(shí)再來一個(gè)時(shí)鐘計(jì)數(shù)器為最大值；時(shí)再來一個(gè)時(shí)鐘計(jì)數(shù)器為最大值；n計(jì)數(shù)器的?？烧{(diào)計(jì)數(shù)器的模可調(diào); ;n計(jì)數(shù)器觸發(fā)邊沿可調(diào)。計(jì)數(shù)器觸發(fā)邊沿可調(diào)。設(shè)計(jì)要求：設(shè)計(jì)要求：resetenableclkQ0N-1通用計(jì)數(shù)器通用計(jì)數(shù)器dir（1）構(gòu)思）構(gòu)思擬定設(shè)計(jì)方案擬定設(shè)計(jì)方案CDIO（構(gòu)思、設(shè)計(jì)、實(shí)現(xiàn)、運(yùn)行構(gòu)思、設(shè)計(jì)、實(shí)現(xiàn)、運(yùn)行）理念）理念（2）設(shè)計(jì)）設(shè)計(jì)編寫編寫VHDL源程序源程序n方案一方案一、用硬件搭接，缺、用硬件搭接，缺點(diǎn)是電路復(fù)雜，焊點(diǎn)多，點(diǎn)是電路復(fù)雜，焊點(diǎn)多，可靠性差，不夠靈活；可靠性差，不夠靈活；n方案二方案

5、二、用單片機(jī)實(shí)現(xiàn)，、用單片機(jī)實(shí)現(xiàn)，但可靠性差，速度慢；但可靠性差，速度慢；n方案三方案三、用硬件描述語言、用硬件描述語言（HDL)編程，用可編程邏編程，用可編程邏輯器件（輯器件（PLD）實(shí)現(xiàn)，好）實(shí)現(xiàn)，好處是可靠性高、靈活性好。處是可靠性高、靈活性好。 VHDL源程序源程序library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity countn is generic (N: integer:=10); -N為正整數(shù)為正整數(shù)port(clk,dir : in std_logic;reset : in std_l

6、ogic;enable : in std_logic;q : out integer range 0 to N-1);end entity;architecture rtl of countn is begin process (clk) variable cnt : integer range 0 to N-1; begin if reset = 1 then cnt := 0; - 計(jì)數(shù)器復(fù)位計(jì)數(shù)器復(fù)位 elsif enable = 1 then - 計(jì)數(shù)器正常工作計(jì)數(shù)器正常工作 if(clkevent and clk=1) then -時(shí)鐘上升沿到來時(shí)鐘上升沿到來 if dir=1 th

7、en if(cnt0 ) then -減法計(jì)數(shù)減法計(jì)數(shù) cnt:= cnt-1; else cnt := N-1; end if; end if; end if; end if; q = cnt; - 輸出計(jì)數(shù)值輸出計(jì)數(shù)值 end process;end rtl;（3 3）實(shí)現(xiàn)）實(shí)現(xiàn)編輯、編譯、仿真、編程編輯、編譯、仿真、編程n由波形圖可以看出，由波形圖可以看出， 由于由于dirdir為高電平為高電平，N=10N=10，這時(shí)，這時(shí)countncountn就是一個(gè)就是一個(gè)十進(jìn)制十進(jìn)制加法計(jì)數(shù)器加法計(jì)數(shù)器。n如果要生成其它進(jìn)制的加法計(jì)數(shù)器，只要修改如果要生成其它進(jìn)制的加法計(jì)數(shù)器，只要修改gener

8、icgeneric類類屬變量參數(shù)屬變量參數(shù)N N的值即可。例如：設(shè)計(jì)五進(jìn)制計(jì)數(shù)器時(shí)，令的值即可。例如：設(shè)計(jì)五進(jìn)制計(jì)數(shù)器時(shí)，令N=5N=5；設(shè)計(jì)十二進(jìn)制計(jì)數(shù)器時(shí)，令；設(shè)計(jì)十二進(jìn)制計(jì)數(shù)器時(shí)，令N=12N=12。n如果需要對(duì)輸入脈沖下降沿計(jì)數(shù)，只要將如果需要對(duì)輸入脈沖下降沿計(jì)數(shù)，只要將if(clkevent if(clkevent and clk=and clk=1)1) then then 語句中的語句中的11改為改為00即可即可。（4 4）運(yùn)行）運(yùn)行測(cè)試、改進(jìn)、總結(jié)測(cè)試、改進(jìn)、總結(jié)3. 學(xué)中做學(xué)中做十進(jìn)制減法計(jì)數(shù)器十進(jìn)制減法計(jì)數(shù)器n要求：要求： 設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè)十進(jìn)制十進(jìn)制減法計(jì)數(shù)器，初值為減法

9、計(jì)數(shù)器，初值為9。n構(gòu)思：構(gòu)思： 方案一方案一、仿照、仿照countn重新設(shè)計(jì)，好處是可以省掉加法計(jì)數(shù)重新設(shè)計(jì)，好處是可以省掉加法計(jì)數(shù)部分的的語句，節(jié)省資源，但改動(dòng)地方較多，容易出錯(cuò)；部分的的語句，節(jié)省資源，但改動(dòng)地方較多，容易出錯(cuò)； 方案二方案二、在通用計(jì)數(shù)器、在通用計(jì)數(shù)器countn源程序的基礎(chǔ)上稍作修改即源程序的基礎(chǔ)上稍作修改即可滿足設(shè)計(jì)要求，好處是可以簡(jiǎn)化程序設(shè)計(jì)，但占用資源可滿足設(shè)計(jì)要求，好處是可以簡(jiǎn)化程序設(shè)計(jì)，但占用資源稍多。稍多。n設(shè)計(jì)：設(shè)計(jì)： 采用方案二。將采用方案二。將countn中語句中語句if reset = 1 then cnt := 0; 改改為為if reset =

10、 1 then cnt :=9；實(shí)現(xiàn)初值為實(shí)現(xiàn)初值為9的要求的要求； 仿真時(shí)仿真時(shí)令令dir為低電平，實(shí)現(xiàn)減法計(jì)數(shù)的要求。為低電平，實(shí)現(xiàn)減法計(jì)數(shù)的要求。3. 學(xué)中做學(xué)中做十進(jìn)制減法計(jì)數(shù)器十進(jìn)制減法計(jì)數(shù)器n圖中可以看出，圖中可以看出， reset為高電平時(shí)計(jì)數(shù)器輸出為為高電平時(shí)計(jì)數(shù)器輸出為9；n由于由于dir為低電平為低電平，N=10，所以，所以countn變成了一個(gè)變成了一個(gè)十進(jìn)制十進(jìn)制減法計(jì)數(shù)器減法計(jì)數(shù)器。n實(shí)現(xiàn)：編輯、編譯、仿真、編程實(shí)現(xiàn)：編輯、編譯、仿真、編程n運(yùn)行：測(cè)試、改進(jìn)、總結(jié)運(yùn)行：測(cè)試、改進(jìn)、總結(jié)4. 4. 做中學(xué)做中學(xué)設(shè)計(jì)一個(gè)十二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)一個(gè)十二進(jìn)制加法計(jì)數(shù)器 設(shè)計(jì)要

11、求：設(shè)計(jì)要求：輸輸 入入輸輸 出出resetresetenableenableclkclkQ3Q3Q2Q2Q1Q1Q0Q01 1X XX X0 00 00 00 00 00 0X X不變不變不變不變不變不變不變不變0 01 1計(jì)數(shù)器計(jì)數(shù)器+1(N=11+1(N=11時(shí)清零時(shí)清零) )十二進(jìn)制加法計(jì)數(shù)器功能表十二進(jìn)制加法計(jì)數(shù)器功能表 （1）構(gòu)思）構(gòu)思擬定設(shè)計(jì)方案擬定設(shè)計(jì)方案resetenableclkQ011十二進(jìn)制加法計(jì)數(shù)器十二進(jìn)制加法計(jì)數(shù)器dir1 （2）設(shè)計(jì)）設(shè)計(jì)編寫編寫VHDL源程序源程序 將將countn源程序中的語句源程序中的語句generic(N: integer:=10)改為改為

12、generic(N: integer:= 12即可。即可。n方案一方案一、仿照、仿照countn重新重新設(shè)計(jì)，好處是可以省掉減設(shè)計(jì)，好處是可以省掉減法計(jì)數(shù)部分的語句，節(jié)省法計(jì)數(shù)部分的語句，節(jié)省資源；資源；n方案二方案二、在通用計(jì)數(shù)器、在通用計(jì)數(shù)器countn源程序的基礎(chǔ)上稍源程序的基礎(chǔ)上稍作修改，好處是可以簡(jiǎn)化作修改，好處是可以簡(jiǎn)化程序設(shè)計(jì)。程序設(shè)計(jì)。 （3）實(shí)現(xiàn)）實(shí)現(xiàn)編輯、編譯、仿真、編程編輯、編譯、仿真、編程（4）運(yùn)行）運(yùn)行測(cè)試、改進(jìn)、總結(jié)測(cè)試、改進(jìn)、總結(jié)n仿真時(shí)令仿真時(shí)令dir為高電平。圖中可以看出，為高電平。圖中可以看出， 由于由于dir=1，N=12，這時(shí)，這時(shí)countn就變成一個(gè)

13、就變成一個(gè)十二進(jìn)制加法計(jì)數(shù)器。十二進(jìn)制加法計(jì)數(shù)器。課后作業(yè)：課后作業(yè)：n按照按照“構(gòu)思、設(shè)計(jì)、實(shí)現(xiàn)、運(yùn)行構(gòu)思、設(shè)計(jì)、實(shí)現(xiàn)、運(yùn)行”的步驟，的步驟，完成初值為完成初值為5的六進(jìn)制減法計(jì)數(shù)器設(shè)計(jì)。的六進(jìn)制減法計(jì)數(shù)器設(shè)計(jì)。課堂練習(xí)：課堂練習(xí)：n按照按照“構(gòu)思、設(shè)計(jì)、實(shí)現(xiàn)、運(yùn)行構(gòu)思、設(shè)計(jì)、實(shí)現(xiàn)、運(yùn)行”的步驟，的步驟，設(shè)計(jì)一個(gè)初值為設(shè)計(jì)一個(gè)初值為2的五進(jìn)制雙向計(jì)數(shù)器。的五進(jìn)制雙向計(jì)數(shù)器。工作任務(wù)：工作任務(wù)：n1. 分頻器概念分頻器概念n2. 通用分頻器設(shè)計(jì)通用分頻器設(shè)計(jì)n3. 占空比占空比50%的奇數(shù)分頻器設(shè)計(jì)的奇數(shù)分頻器設(shè)計(jì)8-3 分頻器的分頻器的VHDL設(shè)計(jì)設(shè)計(jì)1. 1. 分頻器概念分頻器概念n分頻器

14、功能：分頻器功能： 把頻率較高的信號(hào)變成頻率較低的信號(hào)。把頻率較高的信號(hào)變成頻率較低的信號(hào)。n分頻器參數(shù)：分頻器參數(shù)： 分頻系數(shù)：分頻系數(shù)： rate=rate=f fin in / / f foutout 占空比：輸出脈沖持續(xù)高電平的時(shí)間：周期。占空比：輸出脈沖持續(xù)高電平的時(shí)間：周期。n分頻器種類：分頻器種類： 偶數(shù)分頻器、奇數(shù)分頻器、占空比可調(diào)的分頻器。偶數(shù)分頻器、奇數(shù)分頻器、占空比可調(diào)的分頻器。 clkinclkout分頻器分頻器2. 設(shè)計(jì)舉例設(shè)計(jì)舉例通用分頻器通用分頻器n設(shè)計(jì)要求設(shè)計(jì)要求：分頻系數(shù)可調(diào)，占空比為可調(diào)（占空比為：分頻系數(shù)可調(diào)，占空比為可調(diào)（占空比為50%時(shí)分頻系數(shù)不能是奇

15、數(shù)時(shí)分頻系數(shù)不能是奇數(shù) ）。）。n構(gòu)思構(gòu)思： 假設(shè)，分頻系數(shù)為假設(shè)，分頻系數(shù)為n，占空比為，占空比為m:n（m,n為正整數(shù)，且為正整數(shù)，且mn；m:n=50%時(shí)時(shí)n不能為奇數(shù)不能為奇數(shù) ）。）。 方案一方案一、用硬件搭接，缺點(diǎn)是電路復(fù)雜，焊點(diǎn)多，可靠性、用硬件搭接，缺點(diǎn)是電路復(fù)雜，焊點(diǎn)多，可靠性、靈活性差；靈活性差； 方案二方案二、用單片機(jī)實(shí)現(xiàn)，雖然靈活性較好，但速度慢；、用單片機(jī)實(shí)現(xiàn)，雖然靈活性較好，但速度慢； 方案三方案三、用硬件描述語言（、用硬件描述語言（HDL)編程，用可編程邏輯器件編程，用可編程邏輯器件（PLD）實(shí)現(xiàn)，好處是可靠性高、靈活性好。）實(shí)現(xiàn)，好處是可靠性高、靈活性好。clk

16、inclkout分頻器分頻器2. 設(shè)計(jì)舉例設(shè)計(jì)舉例通用分頻器通用分頻器n設(shè)計(jì)：設(shè)計(jì)：采用方案三采用方案三 例如，例如，設(shè)計(jì)占空比為設(shè)計(jì)占空比為30%的的10分頻器分頻器，其輸入輸出波形如下，其輸入輸出波形如下圖所示。可以看出，輸出圖所示。可以看出，輸出1個(gè)周期個(gè)周期=輸入信號(hào)的輸入信號(hào)的10個(gè)周期，個(gè)周期，前前3個(gè)輸入周期，輸出高電平；后個(gè)輸入周期，輸出高電平；后7個(gè)輸入周期，輸出低電個(gè)輸入周期，輸出低電平。平。 方法方法：設(shè)計(jì)一個(gè)摸數(shù)為分頻系數(shù)：設(shè)計(jì)一個(gè)摸數(shù)為分頻系數(shù)n的計(jì)數(shù)器，對(duì)輸入時(shí)鐘脈的計(jì)數(shù)器，對(duì)輸入時(shí)鐘脈沖計(jì)數(shù)，當(dāng)計(jì)數(shù)值為沖計(jì)數(shù)，當(dāng)計(jì)數(shù)值為0m-1時(shí)，輸出高電平；計(jì)數(shù)值為時(shí)，輸出高電

17、平；計(jì)數(shù)值為mn-1時(shí)，輸出低電平。時(shí)，輸出低電平。 源程序源程序：見下頁：見下頁通用分頻器的通用分頻器的VHDL源程序源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity fdivn is generic( n: integer:=10; m: integer:=3 ); - n為分頻系數(shù)，為分頻系數(shù)，占空比占空比m:n；占空比；占空比=50%時(shí)時(shí)n不能為奇數(shù)不能為奇數(shù) port( clkin : IN std_logic;

18、 clkout : OUT std_logic );end fdivn;architecture a of fdivn is signal cnt: integer range 0 to n-1;-定義中間信號(hào)定義中間信號(hào)（這里為么不用變量？信號(hào)與變量有何不同？）begin process(clkin) begin if(clkinevent and clkin=1) then if(cntn-1) then cnt = cnt+1; else cnt = 0; end if; end if; end process; clkout = 1 when cntm else 0;end a;n從波

19、形圖可以看到，從波形圖可以看到，clkout是是clkin的的10分頻，且分頻，且占空比為占空比為3:10，即，即30%。n修改上述程序中修改上述程序中g(shù)eneric類屬變量類屬變量m和和n的參數(shù)值，的參數(shù)值，即可得到不同分頻系數(shù)和占空比的分頻器。即可得到不同分頻系數(shù)和占空比的分頻器。n實(shí)現(xiàn)：編輯、編譯、仿真、編程實(shí)現(xiàn)：編輯、編譯、仿真、編程n運(yùn)行：測(cè)試、改進(jìn)、總結(jié)運(yùn)行：測(cè)試、改進(jìn)、總結(jié)n做做看做做看設(shè)計(jì)一個(gè)占空比設(shè)計(jì)一個(gè)占空比40%的的5分頻器分頻器做做看做做看設(shè)計(jì)占空比設(shè)計(jì)占空比40%的的5分頻器分頻器n構(gòu)思構(gòu)思：因分頻系數(shù)為：因分頻系數(shù)為5，占空比，占空比40%，故取，故取n=5, m=

20、2。n設(shè)計(jì)設(shè)計(jì)：修改：修改fdivn中中g(shù)eneric類屬變量類屬變量m和和n的參數(shù)的參數(shù)值，令值，令n=5,m=2。n實(shí)現(xiàn)實(shí)現(xiàn)：修改程序并存盤，編譯、仿真。：修改程序并存盤，編譯、仿真。 3. 學(xué)中做學(xué)中做占空比占空比50%的奇數(shù)分頻器設(shè)計(jì)的奇數(shù)分頻器設(shè)計(jì)n設(shè)計(jì)要求：分頻系數(shù)為奇數(shù)，占空比設(shè)計(jì)要求：分頻系數(shù)為奇數(shù)，占空比50%n構(gòu)思：構(gòu)思： 分析：分析：因?yàn)橛?jì)數(shù)器模數(shù)為奇數(shù)，占空比為因?yàn)橛?jì)數(shù)器模數(shù)為奇數(shù)，占空比為50%，所以計(jì)數(shù)，所以計(jì)數(shù)器輸出的前半個(gè)周期和后半個(gè)周期所包含的輸入時(shí)鐘的周器輸出的前半個(gè)周期和后半個(gè)周期所包含的輸入時(shí)鐘的周期數(shù)不是整數(shù)。例如，期數(shù)不是整數(shù)。例如，5分頻器，分頻器

21、，clkout的前半個(gè)周期包含的前半個(gè)周期包含2.5個(gè)個(gè)clkin周期，后半個(gè)周期包含周期，后半個(gè)周期包含2.5個(gè)個(gè)clkin周期。周期。 方案方案：設(shè)計(jì)兩個(gè)摸為分頻系數(shù)的計(jì)數(shù)器，一個(gè)對(duì)輸入時(shí)鐘：設(shè)計(jì)兩個(gè)摸為分頻系數(shù)的計(jì)數(shù)器，一個(gè)對(duì)輸入時(shí)鐘的上升沿計(jì)數(shù)，另一個(gè)對(duì)輸入時(shí)鐘的下降沿計(jì)數(shù)，然后把的上升沿計(jì)數(shù)，另一個(gè)對(duì)輸入時(shí)鐘的下降沿計(jì)數(shù)，然后把這兩個(gè)計(jì)數(shù)器的輸出接到這兩個(gè)計(jì)數(shù)器的輸出接到“或門或門”的輸入，的輸入， “或門或門”的的輸做分頻器的輸出輸做分頻器的輸出clkout。n設(shè)計(jì)：設(shè)計(jì)： 源程序源程序：占空比為：占空比為50%的奇數(shù)分頻器的奇數(shù)分頻器占空比為占空比為50%的奇數(shù)分頻器的奇數(shù)分頻器

22、VHDL源程序源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity fdivo is generic(N: integer:=5); -分頻系數(shù)分頻系數(shù)=N，N是奇數(shù)是奇數(shù) port( clkin : in std_logic; clkout: out std_logic );end fdivo;architecture a of fdivo is signal cnt1, cnt2: integer range 0 to N-1;begin process(clkin) begin if(clkinevent and clkin=1 ) then -上升沿計(jì)數(shù)上升沿計(jì)數(shù) if(cnt1N-1) then cnt1