基于FPGA的正弦信號(hào)發(fā)生器設(shè)計(jì)

1、 基于FPGA李秋菊(四川建筑職業(yè)技術(shù)學(xué)院,四川摘要設(shè)計(jì)一個(gè)基于FPGA 的正弦信號(hào)發(fā)生器,該系統(tǒng)由MHz 范圍、頻率步進(jìn)100Hz 可調(diào)的正弦波信號(hào)。關(guān)鍵詞 正弦信號(hào)發(fā)生器;現(xiàn)場(chǎng)可編程邏輯門陣列;作者簡(jiǎn)介:李秋菊,女,四川達(dá)州人,學(xué)士,助教,研究方向:電路與設(shè)計(jì)。1.引言直接數(shù)字頻率合成(Direct Digital Frequency Synthesis ,簡(jiǎn)稱DDS是一種新的頻率合成技術(shù),同傳統(tǒng)的直接頻率合成(DS、鎖相環(huán)間接頻率合成(PLL方法相比,它具有很多優(yōu)點(diǎn),如頻率切換時(shí)間短、頻率分辨率高、相位變化連續(xù)、容易實(shí)現(xiàn)對(duì)輸出信號(hào)的多種調(diào)制等1。最近幾年來,各大芯片制造廠商都相繼推出各種

2、各樣的高性能、多功能的DDS 專用芯片,為電路設(shè)計(jì)者提供了多種選擇,滿足了工程實(shí)際的需要。但DDS 專用芯片波形卻是固定的,使用不靈活。而用FPGA 設(shè)計(jì)DDS 電路只需改變FPGA 中的ROM 數(shù)據(jù),DDS 就可以產(chǎn)生任意波形,而且FPGA 芯片要比專用DDS 專用芯片便宜很多倍。因此,采用FPGA 來設(shè)計(jì)DDS 系統(tǒng)具有很高的性價(jià)比。2.DDS 基本原理直接數(shù)字頻率合成(DDS 的工作原理是以數(shù)控振蕩器的方式產(chǎn)生頻率、相位可控制的正弦波。電路一般包括基準(zhǔn)時(shí)鐘、頻率累加器、相位累加器、幅度/相位轉(zhuǎn)換電路、D/A 轉(zhuǎn)換器和低通濾波器(LPF 。相位累加器由N 位加法器與N 位累加寄存器級(jí)聯(lián)構(gòu)成

3、。每來一個(gè)時(shí)鐘脈沖fc ,加法器將頻率控制字M 與累加寄存器輸出的累加相位數(shù)據(jù)相加,把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個(gè)時(shí)鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端,以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字M 相加。這樣,相位累加器在時(shí)鐘fc 作用下,不斷對(duì)頻率控制字進(jìn)行線性相位累加。由此可以看出,相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí),把頻率控制字累加一次,相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位,相位累加器的溢出頻率就是DDS 輸出的信號(hào)頻率。用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器(ROM 的相位取樣地址,這樣就可把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值(二

4、進(jìn)制編碼經(jīng)查找表查出,完成相位到幅值的轉(zhuǎn)換,如圖1中的正弦查詢表。波形存儲(chǔ)器的輸出送到D/A 轉(zhuǎn)換器,D/A 轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號(hào)。低通濾波器用于濾除不需要的取樣分量,以便輸出頻譜純凈的正弦波信號(hào)。DDS 基本結(jié)構(gòu)框圖如圖1所示。圖1D D S 基本結(jié)構(gòu)框圖設(shè)相位累加器的位寬為2N ,Sin 表的大小為2p(N>P ,累加器的高P 位用于尋址Sin 表。時(shí)鐘Clock 的頻率為f c ,若累加器按步進(jìn)為1累加直至溢出一遍的頻率為:f out =f c(1以M 點(diǎn)為步長(zhǎng),產(chǎn)生信號(hào)的頻率為:f out =f c*M (2輸出頻率最小頻率即分辨率:f

5、 =12N f c(33.系統(tǒng)設(shè)計(jì)本系統(tǒng)主要由單片機(jī)、FPGA 、鍵盤、LED 顯示、D/A 轉(zhuǎn)換器、低通濾波器組成。通過鍵盤將頻率字送入單片機(jī),然后傳給FPGA ,并通過LED 顯示當(dāng)前的頻率,FPGA 將接受到的數(shù)據(jù)處理之后經(jīng)D/A 轉(zhuǎn)換器和低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形。系統(tǒng)總體框圖如圖2所示:圖2系統(tǒng)總體框圖3.1FPGA 設(shè)計(jì)要用FPGA 芯片來設(shè)計(jì)DDS 電路,就必須包括相位累加模塊、移相累加模塊與波形數(shù)據(jù)存儲(chǔ)器ROM 等。我們將所需要合成的波形采樣數(shù)據(jù)固化在ROM 中。為了達(dá)到正弦波輸出頻率范圍(1KHz-10MHz 及頻率步進(jìn)值100Hz ,FPGA字57 當(dāng)N=2

6、0時(shí)位,則低12位。單片機(jī)從P2因此LED顯示設(shè)計(jì)。3.2.1單片機(jī)與FPGA通信設(shè)計(jì)單片機(jī)與FPGA通信非常重要,它直接關(guān)系到頻率字能否正常傳送到FPGA。為了滿足設(shè)計(jì)要求,通過前面的計(jì)算可知,單片機(jī)需要傳送17位頻率字給FPGA。由于單片機(jī)I/O接口數(shù)目的限制,頻率字在P0口的控制下通過P2口分三次送給FPGA。3.2.2LED顯示設(shè)計(jì)在單片機(jī)應(yīng)用系統(tǒng)中,LED顯示常用兩種方法:靜態(tài)顯示和動(dòng)態(tài)顯示。動(dòng)態(tài)顯示就是一位一位地輪流點(diǎn)亮各位顯示器(掃描,即每一位顯示器每隔一段時(shí)間點(diǎn)亮一次。雖然在同一時(shí)刻只有一位顯示器在工作(點(diǎn)亮,但利用人眼的視覺暫留效應(yīng)和發(fā)光二極管熄滅時(shí)的余輝效應(yīng),看到的卻是多個(gè)

7、顯示器“同時(shí)”顯示字符。動(dòng)態(tài)顯示器的優(yōu)點(diǎn)是節(jié)省硬件資源,成本較低。本系統(tǒng)有8位LED,由于靜態(tài)顯示所需的I/O口太多,硬件開銷太大,故采用動(dòng)態(tài)顯示方式。動(dòng)態(tài)顯示電路如圖3所示。3.2.3單片機(jī)軟件設(shè)計(jì)單片機(jī)初始化后顯示初始界面,然后等待鍵盤中斷。用戶可鍵入17位頻率字后按下確認(rèn)鍵,頻率字在單片機(jī)P0口的控制下分三次送給FPGA處理,同時(shí)LED顯示當(dāng)前頻率;也可按100Hz的步進(jìn)鍵設(shè)置頻率。軟件流程圖如圖4所示:4.結(jié)語本系統(tǒng)主要由單片機(jī)最小系統(tǒng)和FPGA兩大模塊組成,其硬件電路簡(jiǎn)單,主要由軟件實(shí)現(xiàn)設(shè)計(jì)要求,總體控制非常容易。由于本系統(tǒng)采用了基于FPGA的DDS技術(shù),其實(shí)現(xiàn)正弦信號(hào)發(fā)生器輸出正弦

8、信號(hào)頻率范圍較寬,分辯率高,頻率的精度較高。另外,本系統(tǒng)還易于擴(kuò)展,不需要對(duì)硬件電路進(jìn)行較大的修改,只需要修改FPGA中的ROM數(shù)據(jù),DDS就可以產(chǎn)生任意波形。但是它也有局限性,主要表現(xiàn)在輸出雜散大,這是由于DDS采用全數(shù)字結(jié)構(gòu),不可避免地引入雜散。參考文獻(xiàn):1賀敬凱.基于FPGA的信號(hào)發(fā)生器的設(shè)計(jì)J.深圳信息職業(yè)技術(shù)學(xué)院學(xué)報(bào),2008,6(2:63-66.2王彥,陳文光,朱衛(wèi)華.全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽訓(xùn)練教程M.北京:電子工業(yè)出版社,2005.3于錫存,曹國(guó)華.單片機(jī)原理及接口技術(shù)M.西安:西安電子科技大學(xué)出版社,2000.4侯伯亨.顧新.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)M.西安:西安

9、電子科技大學(xué)出版社,1999.5湯忠慶.一種正弦波信號(hào)發(fā)生器的設(shè)計(jì)J.電子工程師, 2006,32(9:29-31.圖4軟件流程圖Design of Sine Signal Generator Based on FPGALi Qiuju(Sichuan College of Architectural Technology,Deyang618000,Sichuan【Abstract】The purpose of this paper is to design a sine signal generator based on FPGA.The system consists of FPGA,MCU and supporting circuitry,and it can generate