Stratix II器件的外部存儲器接口選擇

1、    Stratix II器件的外部存儲器接口選擇        Paul Evans 時間:2008年07月09日     字 體: 大 中 小        關(guān)鍵詞:<"cblue" " target='_blank'>存儲器接口<"cblue" " targ

2、et='_blank'>高性能<"cblue" " target='_blank'>工作頻率<"cblue" " target='_blank'>低延遲<"cblue" " target='_blank'>接口控制器            ? 用戶在實(shí)現(xiàn)DDR或者DDR2 SDRAM

3、接口時，怎樣選擇合適的Altera?Stratix?II、Stratix II GX和HardCopy?II器件的外部<"cblue" " title="存儲器接口">存儲器接口方案，一般有兩種選擇：? 有兩種選擇：? (1)新的altmemphy宏功能(支持Altera的<"cblue" " title="高性能">高性能DDR/DDR2 SDRAM控制器或者用戶控制器)。? (2)已有的集成靜態(tài)數(shù)據(jù)通路和控制器(例如，DDR和DDR2 SDRAM控制器MegaCore

4、?功能)。? 表1簡要介紹了其他Altera FPGA系列對新的altmemphy宏功能以及已有的MegaCore功能的支持。?1 Altmemphy + 控制器與已有的靜態(tài)時序結(jié)合的數(shù)據(jù)通路和控制器IP? 已有內(nèi)核采用靜態(tài)時序分析、提供集成數(shù)據(jù)通路和控制器的方案，但是限于在267MHz(533Mbps)頻率下工作。? 新的altmemphy宏功能采用分離PHY和控制器的方法。PHY自動校準(zhǔn)，然后跟蹤電壓和溫度變化，支持Stratix II器件工作在333MHz(667Mbps)頻率下(Stratix III器件是400MHz)。定義良好的控制器接口支持專用控制器開發(fā)。Altera公司建議所有

5、新的Stratix II設(shè)計(jì)盡可能使用新的自校準(zhǔn)PHY，而altmemphy宏功能使用高性能控制器或者單獨(dú)的定制控制器。2 新的自校準(zhǔn)PHY的優(yōu)點(diǎn)? 自校準(zhǔn)PHY明顯比已有的存儲器<"cblue" " title="接口控制器">接口控制器的MegaCore功能強(qiáng)大。自校準(zhǔn)PHY在啟動時進(jìn)行校準(zhǔn)，能夠補(bǔ)償FPGA和外部存儲器的工藝變化。而且，自校準(zhǔn)PHY可以跟蹤并消除FPGA的電壓和溫度變化，維持工藝、電壓和溫度的最大設(shè)置，保持余量不變。對于工作在頻率為200MHz(400Mbps)以上的接口，自校準(zhǔn)PHY比已有方案使用更少的PLL

6、。3 200MHz以上(反饋PLL設(shè)計(jì))? 雖然已有內(nèi)核能夠支持267MHz(533Mbps)頻率工作，Altera公司還是強(qiáng)烈建議使用altmemphy。因?yàn)橐延袃?nèi)核的性能如果要超過200MHz，DDR2 SDRAM接口必須使用反饋PLL模式，且2-PLL方案要求手動設(shè)置，進(jìn)行編譯迭代。而新的自校準(zhǔn)PHY釋放了一個PLL，自動選擇重新同步和后同步相位。4 棄舊用新? 不同方案的外部存儲器接口(DDR/DDR2 SDRAM)引腳并沒有變化，但新老方案的內(nèi)部引腳有所不同。需要特別指出的是，目前的altmemphy只適用于半速率方案(參見后面對“半速率”的解釋)。在實(shí)際中，這意味著用戶側(cè)讀寫總線寬

7、度是已有內(nèi)核的一倍。Quartus?II 7.1將支持全速率方案。采用新的自校準(zhǔn)PHY時需要對現(xiàn)有系統(tǒng)邏輯進(jìn)行部分改動，但是采用新的自校準(zhǔn)PHY其優(yōu)點(diǎn)要遠(yuǎn)遠(yuǎn)大于對系統(tǒng)級邏輯的微小改動。5 移植? Stratix II的現(xiàn)有存儲器接口設(shè)計(jì)可以移植到Stratix III器件。但是，Altera公司強(qiáng)烈建議進(jìn)行更新。如果出于某種原因，您不能使用新的自校準(zhǔn)PHY，希望移植現(xiàn)有設(shè)計(jì)，請聯(lián)系您當(dāng)?shù)氐匿N售代表，了解更詳細(xì)的信息。如果使用自己的控制器，則可以利用altmemphy宏功能，將已有數(shù)據(jù)通路更新為自校準(zhǔn)PHY。6 工作頻率? 圖1所示為新的altmemphy(外部和用戶側(cè))和已有內(nèi)核方案的<

8、"cblue" " title="工作頻率">工作頻率。?7 半速率和全速率? 圖2所示為全速率和半速率控制器處理數(shù)據(jù)時，數(shù)據(jù)通路寬度和頻率的不同之處。實(shí)例顯示了一個200MHz(400Mbps) 頻率的DDR接口。? 半速率和全速率的定義如表2所示。? 傳統(tǒng)的半速率和全速率方案的對比如表3所示。? 半速率只要求邏輯頻率為外部存儲器接口的一半，從而簡化了內(nèi)部設(shè)計(jì)。然而，半速率方案的延遲要大于已有的和全速率方案。半速率還要求內(nèi)部數(shù)據(jù)總線寬度是已有的和全速率內(nèi)部數(shù)據(jù)總線的一倍。? 如果應(yīng)用半速率方案，引腳應(yīng)該比內(nèi)部邏輯設(shè)計(jì)以更大的速率觸發(fā)的情

9、況。例如，Nios?II處理器為100MHz，數(shù)據(jù)寬度為32位，若使用全速率或者已有的方案，DDR接口可運(yùn)行在100MHz、數(shù)據(jù)寬度為16位的條件下；而使用半速率方案，DDR接口可運(yùn)行在200MHz、數(shù)據(jù)寬度為8位的條件下。維持與上面相同的帶寬，Nios II處理器，在100MHz時，仍然能夠采用16位數(shù)據(jù)寬度工作。或者外部DQ存儲器接口寬度保持16位不變，100MHz時內(nèi)部寬度為64位(與全速率方案相同的DQ引腳數(shù)量)，即在內(nèi)部邏輯頻率受限、外部引腳數(shù)量給定時，半速率方案支持的帶寬要加倍。8 HardCopy II器件? Quartus II軟件6.1的altmemphy不支持HardCopy II器件。Quartus II軟件7.1將開始支持HardCopy II器件的altmemphy。9 選擇流程圖? 當(dāng)要為設(shè)計(jì)選擇最合適方案時，可以把圖3當(dāng)做決策樹。