組合邏輯電路設(shè)計實驗報告

1、組合邏輯電路設(shè)計實驗報告1. 實驗題目組合電路邏輯設(shè)計一：用卡諾圖設(shè)計8421 碼轉(zhuǎn)換為格雷碼的轉(zhuǎn)換電路。用74LS197產(chǎn)生連續(xù)的8421碼，并接入轉(zhuǎn)換電路。記錄輸入輸出所有信號的波形。組合電路邏輯設(shè)計二：用卡諾圖設(shè)計BCDK轉(zhuǎn)換為顯示七段碼的轉(zhuǎn)換電路。用74LS197產(chǎn)生連續(xù)的8421碼，并接入轉(zhuǎn)換電路。把轉(zhuǎn)換后的七段碼送入共陰極數(shù)碼管，記錄顯示的效果2. 實驗?zāi)康? 1)學(xué)習(xí)熟練運用卡諾圖由真值表化簡得出表達(dá)式(2)熟悉了解74LS197元件的性質(zhì)及其使用3. 程序設(shè)計格雷碼轉(zhuǎn)化：真值表如下：精選次00011110QOuf-X 1Q1010101110I01100<L0LJGoD0

2、D1D0D1DoDiDig00011110000D1 1010Di111011100D匚GiD1D2D1D2 Di D2G2D2D3D2D3 D2 D3G3D3電路原理圖如下:U2 C奪U2:A r>403 J.71引 黑依晨妁SA7耶耶七段碼顯示:真值表如下:BCD3BCD2BCD1BCD0abGdefErr卡諾圖:SaDi D3 D2D0 D2D0 Di D3 Do D2OO011130DO1KDI10K111Cr1K101cKJCDiziX000111IQ001<1Q101Zi1X111XJ160ItSbD2 D0D1 D0D1 D2 Do D1ScDi Do D2"

3、;XDj：:Dl：、DO01n1000工0Tn*0101X1110XX1001JDi：c0001111。000X10100X01100XX10J1XASdD3 D1D2 D1D0 D1D0D2 D 0D2SeD1D0D0D200011110CO11K30101J11100XX1001_sJSfsE00Cl11100001A0101X1110X工10Q_1vSfD3 D1D0 D1D2 D0D2SgD3D1D2 DID 0 D1D2SgD3 Di D2 D1D0電路原理圖如下:4. 程序運行與測試格雷碼轉(zhuǎn)化：邏輯分析儀顯示波形:七段數(shù)碼管顯示:5.實驗總結(jié)與心得相關(guān)知識： 異步二進(jìn)制加法計數(shù)器滿

4、足二進(jìn)制加法原則：逢二進(jìn)一(1+1=10,即Q由10時有進(jìn)位。) 組成二進(jìn)制加法計數(shù)器時，各觸發(fā)器應(yīng)當(dāng)滿足： 每輸入一個計數(shù)脈沖，觸發(fā)器應(yīng)當(dāng)翻轉(zhuǎn)一次；當(dāng)?shù)臀挥|發(fā)器由1變?yōu)?時，應(yīng)輸出一個進(jìn)位信號加到相鄰 高位觸發(fā)器的計數(shù)輸入端。集成4位二進(jìn)制異步加法計數(shù)器：74LS197MR是異步清零端；PL是計數(shù)和置數(shù)控制端；CLK1和CLK2是兩組時 鐘脈沖輸入端。D0D3是并行輸入數(shù)據(jù)端；Q0Q3是計數(shù)器狀態(tài)輸出端。本實驗中，把CP加在CLK1處，將CLK2與Q0連接起來，實現(xiàn)了內(nèi) 部兩個計數(shù)器的級聯(lián)構(gòu)成4位二進(jìn)制即十六進(jìn)制異步加法計數(shù)器。74LS197具有以下功能：(1)清零功能當(dāng)MR=0時，計數(shù)器異步清零。本實驗中將Q1、Q3的輸出連接與非門后到 MR,就是為了 當(dāng)計數(shù)器輸出10時(即1010),使得MR=0,實現(xiàn)清零，使得 計數(shù)器重新從零開始。(2)置數(shù)功能當(dāng)MR=1, PL=Q計數(shù)器異步置數(shù)(3)二進(jìn)制異步加法計數(shù)功能當(dāng)MR=1, PL=1,異步加法計數(shù)。共陰極數(shù)碼管共陰極數(shù)碼管是把所有l(wèi)ed的陰極連接到共同接點corny而每個led 的陽極分別為a、b、