一種嵌入式DSP核的設(shè)計及FPGA驗(yàn)證

1、第38卷第2期2008年4月微電子學(xué)Microelect ronicsVol 138, No. 2Apr 1 2008一種嵌入式DSP 核的設(shè)計及FPGA 驗(yàn)證李輝, 李平(電子科技大學(xué)電子薄膜與集成器件國家重點(diǎn)實(shí)驗(yàn)室, 成都610054摘要:設(shè)計了一個4級流水線的16位定點(diǎn)DSP 核。該DSP 核支持151條指令指令需要兩個機(jī)器周期外, Cy 2clo ne EP1C12Q240C8FP GA 器件實(shí)現(xiàn), 可工作在集成開發(fā)環(huán)境QUAR YU S II 和FP GA , 結(jié)果表明, 該DSP 核能。關(guān)鍵詞:; FP ; IMA ADPCM中圖分類號:文獻(xiàn)標(biāo)識碼:A 文章編號:100423365

2、(2008 0220302204Design and FPGA V erif ication of an Embedded DSP CoreL I Hui , L I Ping(S tate Key L aboratory of Elect ronic T hin Fil ms and I ntegrated Devices , Univ. of Elec. Sci. &Technol. of China , Cheng du 610054, P. R. China A 162bit fixed 2point DSP core with 4pipeline stages is prop

3、osed. The instruction set of the DSP con 2Abstract :tains 138instructions , and all instructions take only one machine cycle except RET instruction , where 2cycles are necessary. The DSP core prototype was realized using Altera s EP1C12Q240C8FP GA with operation f requency of 18. 6M Hz. Based on QUA

4、R TUS II software and FP GA board , the prototype was verified , which indicated that all instructions executed correctly and the codec f unction of IMA ADPCM was also realized as expected.K ey w ords :DSP core ; FP GA ; RAW dependence ; IMA ADPCM EEACC :1265F計、指令集、FP GA 驗(yàn)證及結(jié)論。1引言2系統(tǒng)設(shè)計DSP 已經(jīng)廣泛地應(yīng)用到數(shù)字

5、信號處理領(lǐng)域, 它或者以獨(dú)立的器件形式在系統(tǒng)中出現(xiàn), 或者以IP 核的形式嵌入到SOC 。常見的16位通用DSP 有AD 公司的ADSP21系列、TI 公司的TMS320C54系列, 它們主要應(yīng)用于語音處理和實(shí)時控制等領(lǐng)域。然而, 通用的DSP 核會占用較大的芯片面積, 增加芯片成本。因此, 需要設(shè)計專用的DSP 核326來提高性能、降低成本。本文設(shè)計了一個16位嵌入式DSP 核, 用FP 2GA 實(shí)現(xiàn)并進(jìn)行了驗(yàn)證。結(jié)果表明, 該DSP 核能正確實(shí)現(xiàn)其指令集。詳細(xì)描述了該DSP 核的系統(tǒng)設(shè)收稿日期:2007207228; 定稿日期:2007209220存儲器在基于DSP 核的系統(tǒng)中總是必需的,

6、 為了清楚描述DSP 核的指令流、數(shù)據(jù)流, 圖1所示的結(jié)構(gòu)框圖包括了DSP 核和存儲器。整個DSP 核的設(shè)計基于數(shù)據(jù)通道和控制器的結(jié)構(gòu)1, 譯碼段(ID 的控制器(Co nt roller 是DSP 核的控制器,DSP 核的其他部分是數(shù)據(jù)通道。下面分別介紹DSP 核的各部分設(shè)計思想。2. 1取指段取指段(IF 完成取指令的功能, 并計算出下次程序計數(shù)器(PC 的值。下次的PC 值有3個來源: 執(zhí)行跳轉(zhuǎn)或者調(diào)用指令時,PC 值是來自程序存儲器的立即數(shù); 執(zhí)行返回指令時, PC 值來自數(shù)據(jù)存儲器中的堆棧; 執(zhí)行其他指令時,PC 值自動加1。2. 2譯碼段譯碼段(ID 的控制器(Controller

7、 根據(jù)指令寄存器(IR 的內(nèi)容和DSP 核的狀態(tài)信息, 譯碼產(chǎn)生DSP 核各部分所需的控制信號。2. 3執(zhí)行段執(zhí)行段(EX 的任務(wù)是傳送數(shù)據(jù)和進(jìn)行運(yùn)算。與文獻(xiàn)2中描述的load 2store 結(jié)構(gòu)不同, 這里設(shè)計的數(shù)據(jù)傳送方式靈活, 數(shù)據(jù)處理單元的源操作數(shù)來源豐富, 非常適合需要大量數(shù)據(jù)操作的數(shù)字信號處理任務(wù)。該設(shè)計把大部分的數(shù)據(jù)傳送和運(yùn)算集中在執(zhí)行段完成, 可以避免出現(xiàn)復(fù)雜的數(shù)據(jù)相關(guān)情況。這將有效地減小編譯器的設(shè)計難度或者匯編程序員的編程難度。2. 4, 分析數(shù)據(jù)。圖2為一個單端口隨機(jī)存儲器的功能框圖。該存儲器的讀寫時序和設(shè)計中的存儲器讀寫時序相同。讀存儲器中某個單元的內(nèi)容時, 讀控制信號(

8、wr =0 、地址信號(address 在時鐘上升沿載入寄存器, 經(jīng)過一段時間, 相應(yīng)存儲單元的內(nèi)容穩(wěn)定地輸出到數(shù)據(jù)端口(data ; 向存儲器中某個單元寫內(nèi)容時, 寫控制信號(wr =1 、地址信號(address 、待寫數(shù)據(jù)(data 在時鐘上升沿載入寄存器, 經(jīng)過一段時間, 待寫數(shù)據(jù)寫入相應(yīng)的存儲單元 。數(shù)據(jù)傳送的類型包括:寄存器(Registers 之間的數(shù)據(jù)傳送、數(shù)據(jù)存儲單元(Data Mem 送、器(Program 送。(DPU 完成的, 運(yùn)算類型參考指令集部分。數(shù)據(jù)處理單元包括算術(shù)邏輯運(yùn)算單元、乘法器和移位器 。圖2單端口隨機(jī)存儲器的功能框圖Fig. 2Block diagram

9、 of a single port RAM按照該存儲器的讀寫時序, 不可能在流水線的一級中完成數(shù)據(jù)存儲單元之間的數(shù)據(jù)傳送。因此, 設(shè)計中是在流水線的相鄰兩級分別完成數(shù)據(jù)存儲器的讀和寫。圖1中的數(shù)據(jù)存儲器(Data Mem 是一個雙端口存儲器,1口是只讀端口,2口是讀寫端口。1口的讀控制信號(D_R1 不經(jīng)過控制信號寄存器(CON 2SR , 直接連到數(shù)據(jù)存儲器的1口控制信號圖1DSP 核與存儲器的結(jié)構(gòu)框圖Fig. 1Block diagram of DSP core and memory輸入端;2口的寫控制信號(D_W2 經(jīng)過控制信號寄存器(CON 2SR 后連接到數(shù)據(jù)存儲器的2口控制信號輸入

10、端, 因此數(shù)據(jù)存儲器的寫操作滯后讀操作一個時鐘周期。 考慮到圖1中的數(shù)據(jù)存儲器與圖2類似, 也有一組輸入寄存器, 那么數(shù)據(jù)存儲器的讀操作實(shí)際位于流水線的執(zhí)行段(EX , 寫操作位于執(zhí)行段的下一級。也就是說, 圖1中, 的流水線實(shí)際為四級, 隱含了寫存儲器這一級。圖1中, 數(shù)據(jù)存儲器、程序存儲器、寄存器堆、數(shù)據(jù)總線(BU S1、BU S2 是16位的, 乘法器是16位的, 算術(shù)邏輯運(yùn)算單元、移位器、累加器是40位的。因此, 圖1中的DSP 核是由四級流水線構(gòu)成的16位DSP 核。者程序存儲器; 因此僅加法指令就對應(yīng)12條指令。本文設(shè)計的DSP 核共實(shí)現(xiàn)151條指令。所有指令中, 只有RET 指令

11、需要兩個機(jī)器周期, 其他指令都在1個機(jī)器周期內(nèi)完成。由于寫存儲器操作在流水線的第4級完成, 而讀存儲器的操作在流水線的第3級進(jìn)行, 因此有可能出現(xiàn)存儲器的寫后讀(RA W 相關(guān)。匯編程序員和編譯器均可3指令集4大類的指令, 如表。表1指令集T able 1I nstruction Set Overview本文設(shè)計的DSP 核用可綜合的Verilog HDL描述, 通過Altera 公司的FP GA 集成開發(fā)環(huán)境QUAR TU S II 進(jìn)行綜合、適配并下載到型號為Cy 2clone EP1C12Q240C8的FP GA 器件進(jìn)行了驗(yàn)證。驗(yàn)證過程中, 主要使用QUA R TU S II 中的Si

12、gnal Tap Logic Analyzer 和In 2System Memory Content Editor 兩個工具。助記符算術(shù)邏輯運(yùn)算AND OR NO T XOR ADD SUB COMP AS N EG RND ABS功能描述邏輯與邏輯或邏輯非邏輯異或加法計算減法計算比較大小算術(shù)移位取相反數(shù)四舍五入取絕對值乘法運(yùn)算有符號數(shù)乘以有符號數(shù)有符號數(shù)乘以無符號數(shù)無符號數(shù)乘以有符號數(shù)無符號數(shù)乘以無符號數(shù)數(shù)據(jù)傳送傳送數(shù)據(jù)控制指令無條件跳轉(zhuǎn)條件跳轉(zhuǎn)調(diào)用子程序返回該DSP 核在綜合、適配后, 使用2750個邏輯單元, 最高時鐘頻率可以達(dá)到18. 6M Hz 。對DSP 核的驗(yàn)證分為三步。4. 1

13、單條指令的驗(yàn)證這個過程驗(yàn)證由程序存儲器向寄存器傳送數(shù)據(jù)指令, 為驗(yàn)證其他指令打下了基礎(chǔ)。該指令可以為其他指令提供必要的源操作數(shù)。4. 2幾條指令的組合驗(yàn)證指令集中的多數(shù)指令是采用這種方式進(jìn)行驗(yàn)證的。例如:驗(yàn)證兩個寄存器相加的指令, 就需要先用程序存儲器向寄存器傳送數(shù)據(jù)的指令為寄存器賦初值。圖3是從Signal Tap Logic Analyzer 中截取的圖形。它顯示了一條加法指令的運(yùn)算結(jié)果,reg_8_16_REG0、reg_8_16_REG1分別對應(yīng)兩個寄存器, 它們相加的結(jié)果送到累加器Q31:16 。MP Y MP YSU MP YUS MP YUU MOV E BR BRC CALL

14、RET其中, 算術(shù)邏輯運(yùn)算類、乘法運(yùn)算類指令的源操作數(shù)有多個可選項(xiàng); 數(shù)據(jù)傳送類指令的源操作數(shù)和目的操作數(shù)均有多個可選項(xiàng)。例如, 加法指令的第一個源操作數(shù)來自累加器、寄存器或者數(shù)據(jù)存儲器; 第二個源操作數(shù)來自累加器、寄存器、數(shù)據(jù)存儲器或圖3一條加法指令的運(yùn)算結(jié)果Fig. 3Verification of an ADD instruction 4. 3軟件實(shí)現(xiàn)IMA ADPCM 的編解碼D/A 轉(zhuǎn)3 直接將原始的PCM 語音數(shù)據(jù)送到2換器的輸入端。實(shí)驗(yàn)1結(jié)果表明, 編碼后的數(shù)據(jù)變?yōu)?位, 實(shí)現(xiàn)了IMA ADPCM 編碼的41壓縮; 對比2、3兩個實(shí)驗(yàn), 結(jié)果顯示, 二者具有相同的收聽效果。以上實(shí)

15、驗(yàn)結(jié)果說明, 本文設(shè)計的DSP 核能正確實(shí)現(xiàn)IMA ADPCM 的編解碼。為了進(jìn)一步驗(yàn)證指令的正確性和DSP 核的實(shí)用性, 提出了一個基于DSP 核的指令集軟件實(shí)現(xiàn)IMA ADPCM 的編解碼實(shí)驗(yàn)方案。圖4為實(shí)驗(yàn)系統(tǒng)的方框圖, 圖5為實(shí)物圖 。5DSP 核, 并用Altera 公EP1C12Q240C8FP GA 器件實(shí)現(xiàn)。該DSP 總共消耗了2750個邏輯單元, 最高工作時鐘頻率可達(dá)18. 6M Hz 。FP GA 驗(yàn)證表明, 該DSP 核可以正確實(shí)現(xiàn)151條指令, 并能完成IMA ADPCM 的編解碼。本文設(shè)計的DSP 核可以廣泛應(yīng)用于語音處理和實(shí)時控制領(lǐng)域。參考文獻(xiàn):123CIL ET

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