8譯碼器的設(shè)計(jì)試驗(yàn)報(bào)告

1、1/ 4EDA 實(shí)驗(yàn)報(bào)告書(shū)姓名 XXX 學(xué)號(hào) xxxxxxx實(shí)驗(yàn)時(shí)間課題名稱(chēng)3-8 譯碼器的設(shè)計(jì)實(shí)驗(yàn)?zāi)康?、 通過(guò)一個(gè)簡(jiǎn)單的 3- 8 譯碼器的設(shè)計(jì)，讓學(xué)生掌握組合邏輯電路的設(shè)計(jì)方法。2、 初步掌握 VHDL 語(yǔ)言的常用語(yǔ)句。3、 掌握 VHDL 語(yǔ)言的基本語(yǔ)句及文本輸入的 EDA 設(shè)計(jì)方法。設(shè)計(jì) 個(gè) 3 8 譯碼器使其滿(mǎn)足如卜真值表：3-8 譯碼器真值表選通輸入二進(jìn)制 輸入譯碼輸出SO；S1IABICY0Y1Y2Y3IY4Y5Y6IY7X1XXXX11111111X :X1XX:X11111111設(shè)01XIXXXIX1111I111I110000001111111計(jì)1000011011111

2、1110I001I01101I111I1要1000111110111110010011110111求100101111110111100I1101111I1101100111111111101.采用原理圖輸入法利用門(mén)電路進(jìn)行設(shè)計(jì)并實(shí)現(xiàn)仿真、下載。2.利用 VHDL 語(yǔ)言輸入進(jìn)行設(shè)計(jì)并進(jìn)行仿真。2/ 4設(shè) 1 根據(jù) 74138 的功能，當(dāng) S0=1, S 仁 0, S2=0 時(shí)譯碼器處于工作狀態(tài)。否則 譯碼器被禁止，所有輸出端被封鎖在高電平。由真值表畫(huà)出卡諾圖，再寫(xiě)出對(duì)計(jì)、 一應(yīng)表達(dá)式，再畫(huà)出電路。思 2、使用 VHDL 語(yǔ)言時(shí)，應(yīng)注意頭文件以及各種輸入的格式，使用IF 語(yǔ)句,路 CASE 語(yǔ)句

3、設(shè)計(jì)電路，最后再用 END 語(yǔ)句結(jié)束程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SA ISPORT(D:IN STD_LOGIC_VECTOR(2 DOWNTO 0); S0,S1,S2:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END ;ARCHITECTURE XIANI OF SA ISBEGINPROCESS(D,S0,S1,S2)BEGINIF (S0=0)THEN Y=11111111;ELSIF(S0=1

4、 AND S1=0 AND S2=0)THENIF (D(2)=0 AND D(1)=0 AND D(0)=0)THEN Y=01111111;ELSIF (D(2)=0 AND D(1)=0 AND D(0)=1)THEN Y=10111111;ELSIF (D(2)=0 AND D(1)=1 AND D(0)=0)THEN Y=11011111;ELSIF (D(2)=0 AND D(1)=1 AND D(0)=1)THEN Y=11101111;ELSIF (D(2)=1 AND D(1)=0 AND D(0)=0)THEN Y=11110111;ELSIF (D(2)=1 AND D(

5、1)=0 AND D(0)=1)THEN Y=11111011;ELSIF (D(2)=1 AND D(1)=1 AND D(0)=0)THEN Y=11111101;ELSIF (D(2)=1 AND D(1)=1 AND D(0)=1)THEN YA 3S13冷 i aN3!.ZZZZZZZZ.=A 3S13電H屮咖眄山舊k刪E叫X出二屮噸野235 IMtuj百啊EbEl郵3噸g磚Eie町sSMCI/WQs咋些HL寫(xiě)皿江宀呦石陶口砂弓iuELuUi列9 EU ELUOE】呵匸0UQ%K*05哪5叫15毗5H&5同*J05*15亂IQ號(hào)W5KMSM)S-JZA-TAEAuDAfflMSXIJ|FAF|9Q4/ 4比較此實(shí)驗(yàn)中兩種輸入法哪種要好一些，好在哪里？答：使用與非門(mén)設(shè)計(jì)電路對(duì)應(yīng)延時(shí)比使用程序?qū)?yīng)延時(shí)時(shí)間短，原因是程序的每步執(zhí)行都需要一定的時(shí)間， 其