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文檔簡介

1、 SRGR1 15 FWID RW,+0 8 7 CLKGDV RW 0 FWID = Frame Width CLKGDV = Sample rate generator Clock Divider 15 14 13 12 GSYNC CLKSP CLKSM FSGM RW,+0 RW,+0 RW RW,+0 11 10 9 8 7 6 5 FPER RW,+0 4 3 2 1 0 GSYNC = SRGR Clock synchronization CLKSP = Polarity Clock edge selection CLKSM = SRGR Clock Mode FSGM = SR

2、GR transmit Frame-Sync Mode FPER = Frame Period SRGR2 Copyright © 2003 Texas Instruments. All rights reserved. Problem: transfer 16 16-bit words to SARAM, extl CLK/FS, no CPU int SARAM A/D w15 McBSP . . w1 w0 D CLK FS 1 5 BDR CLKR FSR 4 1 DMA DRR REVT 0 0 1 . 15 SPCR1 RINTM CPU interrupt? (not

3、used RRDY DRR ready? (not used Operation - Bit/CLKR shifted into RSR - RSR 0 RBR DRR (RRDY=1 1 1 8 PCR FSR CLKRM - RBR 0-external 0-external 1-internal 1-internal 1 1 1-128 (16 8 7 5 0 - REVT sync event activates DMA (no McBSP setup - DMA transfers DRR to SARAM repeat RCR1 RFRLEN1 RWDLEN1 8/12/16/20/24/32 (16 Copyright 

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