PCIE基礎(chǔ)知識

1、PCIe總線概述隨著現(xiàn)代處理器技術(shù)的發(fā)展，在互連領(lǐng)域中，使用離速差分總線替代并行總線是大勢所趨。與單 端并行信號相比，高速差分信號可以使用更高的時鐘頻率，從而使用更少的信號線，完成之前需要許 多單端并行數(shù)據(jù)信號才能達到的總線帶寬。PCI總線使用并行總線結(jié)構(gòu)，在同一條總線上的所有外部設(shè)備共享總線帶寬，而PCIe總線使用了 鬲速差分總線，并釆用端到端的連接方式，因此在每一條PCIe鏈路中只能連接兩個設(shè)備。這使得 PCIe與PCI總線釆用的拓撲結(jié)構(gòu)有所不同。PCIe總線除了在連接方式上與PCI總線不同之外，還使 用了一些在網(wǎng)絡(luò)通信中使用的技術(shù)，如支持多種數(shù)據(jù)路由方式，基于多通路的數(shù)據(jù)傳遞方式，和基于

2、 報丈的數(shù)據(jù)傳送方式，并充分考慮了在數(shù)據(jù)傳送中出現(xiàn)服務(wù)質(zhì)量QoS （Qual ity of Service）問 題。PCIe總線的基礎(chǔ)知識與PCI總線不同，PCIe總線使用端到端的連接方式，在一條PCIe鏈路的兩端只能各連接一個設(shè)備， 這兩個設(shè)備互為是數(shù)據(jù)發(fā)送端和數(shù)據(jù)接收端。PCIe總線除了總線鏈路外，還具有多個層次，發(fā)送端發(fā) 送數(shù)據(jù)時將通過這些層次，而接收端接收數(shù)據(jù)時也使用這些層次。PCIe總線使用的層次結(jié)構(gòu)與網(wǎng)絡(luò)協(xié) 議棧較為類似。端到端的數(shù)據(jù)傳遞PCIe鏈路使用“端到端的數(shù)據(jù)傳送方式” 發(fā)送端和接收端中都含有TX （發(fā)送邏輯）和RX （接收邏 輯），其結(jié)構(gòu)如圖4-1所示。Da"

3、Linker layer Ph si cal layer Data Linker la""r圖41PCIe總線的物理鏈蔣由上圖所示，在PCIe總線的物理鏈路的一個數(shù)扌居通路(Lane)中，由兩組差分信號，共4根 信號線組 成。其中發(fā)送端的TX部件與接收端的RX部件使用一組差分信號連接，該鏈路也被稱為發(fā)送端的發(fā)送鏈 路，也是接收端的接收鏈路：而發(fā)送端的RX部件與接收端的TX部件使用另一組差分信號連接，該鏈路 也被稱為發(fā)送端的接收鏈路，也是接收端的發(fā)送鏈路。一個PCIe鏈路可以由多個Lane組成。離速差分信號電氣規(guī)范要求其發(fā)送端串接一個電容，以進行AC耦合。該電容也被稱為AC耦

4、合電容PCIe 鏈路使用差分信號進行數(shù)據(jù)傳送，一個差分信號由D+和D-兩根信號組成，信號接收端通過比較這兩個 信號的差值，判斯發(fā)送端發(fā)送的是邏輯“1”還是邏輯“0”。與單端信號相比，差分信號抗千擾的能力更強，因為差分信號在布線時要求“等長”、“等寬”、“貼 近”，而且在同層。因此外部干擾噪聲將被“同值”而且“同吋”加載到D+和D-兩根信號上，其差值 在理想情況下為0,對信號的邏輯值產(chǎn)生的影響較小。因此差分信號可以使用更商的總線頻率。此外使用差分信號能有效抑制電磁干擾EMI (Electro Magnetic Interference) o由于差分信號D+與 D-距離很近而且信號幅值相等.極性相

5、反。這兩根線與地線間耦合電磁場的幅值相等，將相互抵消，因 此差分信號對外界的電觸千擾較小。當然差分信號的缺點也是顯而易見的，一是差分信號使用兩根信號 傳送一位數(shù)據(jù)；二是差分信號的布線相對嚴格一些。PCIe鏈路可以由多條Lane組成，目前PCIe鏈路可以支持1、2. 4. 8、12、16和32個Lane,即X1、 X2、X4、胭、X12. X16和X32寬皮的PCIe鏈路。每一個Lane上使用的總線頻率與PCIe總線使用的版 本相尖。第1個PCIe總線規(guī)范為，之后依次為和。目前PCIe總線的置新規(guī)范為，而正在開發(fā)過程中，預(yù)計 在2010年發(fā)布。不同的PCIe總線規(guī)范所定義的總線頻率和鏈路編碼方式

6、并不相同如表4T所示。表4T PCIe總線規(guī)范與總線頻率和編碼的尖系1PCIe總線規(guī)范總線頻率11單Lane的峰值帶寬編碼方式S98/1 Ob編碼5GT/S8/1 Ob編碼128/130b 編碼4GHz8GT/s如上表所示，不同的PCIe總線規(guī)范使用的總線頻率并不相同，其使用的數(shù)據(jù)編碼方式也不 相同oPCIe 總線和規(guī)范在物理層中使用8/1 Ob編碼，即在PCIe鏈路上的10 bit中含有8bit的有效數(shù)據(jù)；而規(guī)范 使用128/130b編碼方式，即在PCIe鏈路上的130 bit中含有128 bit的有效數(shù)扌松。由上表所示，規(guī)范使用的總線頻率雖然只有4GHz,但是其有效帶寬是的兩倍。下文將以規(guī)

7、范為例，說明 不同寬度PCIe鏈路所能提供的峰值帶寬如表4-2所示。表4-2 PCIe總線的峰值帶寬PCIe總線的數(shù)據(jù)位寬X1X2X4X8X12X16X32峰值帶寬(GT/s)51020406080160由上表所示，X32的PCIe鏈路可以提供160GT/S的鏈路帶寬，遠爲于PCI/PCI-X總線所能 提供的峰值 帶寬。而即將推出的PCIe規(guī)范使用4GHz的總線頻率，將進一步提高PCIe鏈路的峰值帶寬。 在PCIe總線中，使用GT (Gigatransfer)計算PCIe鏈路的峰值帶寬。GT是在PCIe鏈路上傳 遞的峰值 帶寬，其計算公式為總線頻率X數(shù)據(jù)位寬X2。在PCIe總線中，影響有效帶寬

8、的因素有很多，因而其有效帶寬較難計算。盡管如此，PCIe總線提供的 有效帶寬還是遠商于PCI總線。PCIe總線也有其弱點，其中最究出的問題是傳送延時。IPCIe鏈路使用串行方式進行數(shù)據(jù)傳送，然而在芯片內(nèi)部，數(shù)據(jù)總線仍然是并行的，因此PCIe鏈路接口 需要進行串并轉(zhuǎn)換，這種串并轉(zhuǎn)換將產(chǎn)生較大的延時。除此之外PCIe總線的數(shù)拡報文需要經(jīng)過事務(wù)層、 數(shù)據(jù)鏈路層和物理層，這些數(shù)據(jù)報文在穿越這些層次時，也舟帶來延時。在基于PCIe總線的設(shè)備中，X1的PCIe鏈路靈為常見，而X12的PCIe鏈路極少出現(xiàn)，X4和X8的PCIe 設(shè)備也不多見。Intel通常在ICH中集成了多個X1的PCIe鏈路用來連接低速外

9、設(shè)，而在MCH中集成了 一個X16的PCIe鏈路用于連接顯卡控制器。而PowerPC處理器通常能夠支持X8、X4、X2和X1的PCIe 鏈路。PCIe總線物理鏈路間的數(shù)據(jù)傳送使用基于吋鐘的同步傳送機制，但是在物理鏈路上并沒有吋鐘線，PCIe 總線的接收端含有吋鐘恢復模塊CDR(Clock Data Recovery), CDR將從接收報文中提取接收時鐘，從而 進行同步數(shù)據(jù)傳遞。值得注意的是，在一個PCIe設(shè)備中除了需要從報文中提取時鐘外，還使用了 REFCLK+和REFCLK-信號對 作為本地參考時鐘，這個信號對的描述見下文。PCIe總線使用的信號PCIe設(shè)備使用兩種電源信號供電，分別是Vcc

10、與Vaux,其額定電壓為。其中Vcc為主電源，PCIe設(shè)備使 用的主要邏輯模塊均使用Vcc供電，而一些與電源管理相尖的邏輯使用Vaux供電。在PCIe設(shè)備中，一 些特殊的寄存器通常使用Vaux供電，如Sticky Register,此時即 使PCIe設(shè)備的Vcc被移除，這些與 電源管理相尖的邏輯狀態(tài)和這些特殊寄存器的內(nèi)容也不會發(fā)生改變。在PCIe總線中，使用Vaux的主要原因是為了降低功耗和縮短系統(tǒng)恢復時間。因為Vaux在 多數(shù)情況下 并不會被移除因此當PCIe設(shè)備的Vcc恢復后該設(shè)備不用重新恢復使用Vaux供電的邏輯，從而設(shè)備 可以很快地恢復到正常工作狀狀態(tài)。PCIe鏈路的置大寬度為X32,

11、但是在實際應(yīng)用中，X32的鏈路寬度極少使用。在一個處理器系統(tǒng)中，一般 提供X16 的PCIe 插槽并使用 PETpO15、PETn(f15 和 PERp (TI5、PERnO15 共 64 根信號線組成 32 對差分信號，其中16對PETxx信號用于發(fā)送鏈路，另外16對PERxx信號用于接收鏈路。除此之外PCIe 總線還使用了下列輔助信號。1 PERST# 信號該信號為全局復位信號，由處理器系統(tǒng)提供，處理器系統(tǒng)需要為PCIe插槽和PCIe設(shè)備提供 該復位信 號。PCIe設(shè)備使用該信號復位內(nèi)部邏輯。當該信號有效時，PCIe設(shè)備將進行復位操作。PCIe總線定艾 了多種復位方式，其中Cold Res

12、et和Warm Reset這兩種復位方式的實現(xiàn)與該信號有尖，詳見第節(jié)。2 REFCLK+和 REFCLK信號在一個處理器系統(tǒng)中，可能含有許多PCIe設(shè)備，這些設(shè)備可以作為Add-1n卡與PCIe插槽 連接，也可 以作為內(nèi)置模塊，與處理器系統(tǒng)提供的PCIe鏈路直接相連，而不需要經(jīng)過PCIe插槽。PCIe設(shè)備與PCIe 插槽都具有REFCLK+和REFCLK-信號，其中PCIe插槽使用這組信號與處理器系統(tǒng)同步。在一個處理器系統(tǒng)中，通常釆用專用邏輯向PCIe插槽提供REFCLK+和REFCLK-信號，如圖4-2所示。其 中WOMhz的吋鐘源由晶振提供.并經(jīng)過一個“一推多”的差分時鐘驅(qū)動器生成多個同相

13、位的時鐘源，與 PCIe插槽一一對應(yīng)連接。圖42參考時鐘與PCIe插櫓的連接PCIe插槽需要使用參考時鐘，其頻率范圍為100MHz±300ppmo處理器系統(tǒng)需要為每一個PCIe插槽.MCH、 ICH和Switch提供參考時鐘。而且要求在一個處理器系統(tǒng)中，時鐘驅(qū)動器產(chǎn)生 的參考時鐘信號到每一 個PCIe插槽（MCH、ICH和Swith）的距離差在15英寸之內(nèi)。通常信號的傳播速度接近光速，約為6英 寸/ns,由此可見，不同PCIe插槽間REFCLK+和REFCLK-信 號的傳送延時差約為。當PCIe設(shè)備作為Add-In卡連接在PCIe插槽時，可以直接使用PCIe插槽提供的REFCLK+和

14、REFCLK-信 號'也可以使用獨立的參考時鐘，只要這個參考時鐘在100MHz±300ppm范國內(nèi)即可。內(nèi)置的PCIe設(shè)備 與Add-In卡在處理REFCLK+和REFCLK-信號時使用的方法類似，但是PCIe設(shè)備可以使用獨立的參考時 鐘而不使用REFCLK+和REFCLK-信號。在 PCI e 設(shè)備配置空間的 Link Contro I Reg i ster 中，含有一個 “Commo n Clock Configuration" 位。當該位為1時，表示該設(shè)備與PCIe鏈路的對端設(shè)備使用“同相位”的參考時鐘；如果為0,表示該 設(shè)備與PCIe鏈路的對端設(shè)備使用的參考

15、時鐘是異步的。在PCIe設(shè)備中,* Common Clock Configuration ”位的缺省值為0,此時PCIe設(shè)備使用的 參考時鐘與對 端設(shè)備沒有任何聯(lián)系，PCIe鏈路兩端設(shè)備使用的參考時鐘可以異步設(shè)置。這個異步時鐘設(shè)置方法對于使 用PCIe鏈路進行遠程連接時尤為重要。在一個處理器系統(tǒng)中，如果使用PCIe鏈路進行機箱到機箱間的互連，因為參考時鐘可以異 步設(shè)置，機 箱到機箱之間進行數(shù)據(jù)傳送時僅需要差分信號線即可，而不需要參考時鐘，從而 極大降低了連接難度。3 WAKE#信號當PCIe設(shè)備進入休眠狀態(tài)，主電源已經(jīng)停止供電吋PCIe設(shè)備使用該信號向處理器系統(tǒng)提交喚醒請求， 使處理器系統(tǒng)重新

16、為該PCIe設(shè)備提供主電源Vcc。在PCIe總線中f WAKE#信 號是可選的，因此使用 WAKE#信號喚醒PCIe設(shè)備的機制也是可選的。值得注意的是產(chǎn)生該 信號的硬件邏輯必須使用輔助電源 Vaux供電。WAKE#是一個Open Drain信號，一個處理器的所有PCIe設(shè)備可以將WAKE#信號進行線與后，統(tǒng)一發(fā)送 給處理器系統(tǒng)的電源控制器。當某個PCIe設(shè)備需要被喚醒時，該設(shè)備首先置WAKE#信號有效，然后在經(jīng) 過一段延時之后，處理器系統(tǒng)開始為該設(shè)備提供主電源Vcc,并使用PERST#信號對該設(shè)備進行復位操作。 此時WAKE#信號需要始終保持為低，當主電源Vcc上電 完成之后，PERST#信號

17、也將置為無效并結(jié)束復 位,WAKE#信號也將隨之置為無效，結(jié)束整個喚醒過程。PC I e設(shè)備除了可以使用WAKE#信號實現(xiàn)喚醒功能外，還可以使用Beacon信號實現(xiàn)喚醒功能。與WAKE# 信號實現(xiàn)喚醒功能不同'Beacon使用In-band信號，即差分信號D+和D-實現(xiàn)喚醒功能。Beacon信號DC 平衡，由一組通過D+和D-信號生成的脈沖信號組成。這些脈沖信號寬度的最小值為2ns,置大值為16uso 當PCIe設(shè)備準備退出L2狀態(tài)(該狀態(tài)為PCIe設(shè)備使 用的一種低功耗狀態(tài))時，可以使用Beacon信號， 提交喚醒請求。4 SMCLK 和 SMDAT 信號SMCLK 和 SMDAT

18、信號與 x86 處理器的 SMBus (System Mangement Bus)相尖。SMBus 于 1995 年由 Inte I提出，SMBus由SMCLK和SMDAT信號紐成。SMBus源于I2C總線，但是與I2C總線 存在一些差異。SMBus的最離總線頻率為WOKHz,而I2C總線可以支持400KHz和2MHz的總線頻率。此外SMBus上的從設(shè) 備具有超時功能，當從設(shè)備發(fā)現(xiàn)主設(shè)備發(fā)出的時鐘信號保持低電平超過35ms吋，將引發(fā)從設(shè)備的超時復 位。在正常情況下,SMBus的主設(shè)備使用的總線頻率罠低為WKHz,以避免從設(shè)備在正常使用過程中出現(xiàn) 超時0在SMbus中，如果主設(shè)備需要復位從設(shè)備時

19、，可以使用這種超時機制。而I2C總線只能使用腰件信號才 能實現(xiàn)這種復位操作，在I2C總線中，如果從設(shè)備出現(xiàn)錯誤時，單純通過主設(shè)備 是無法復位從設(shè)備的。 SMBus還支持Alert Response機制。當從設(shè)備產(chǎn)生一個中斯時，并不會立即清除該中斷，直到主設(shè)備 向ObOOOHOO地址發(fā)出帑令。上文所述的SMBus和I2C總線的區(qū)別還是局限于物理層和鏈路層上，實際上SMBus還含有網(wǎng)絡(luò)層SMBus 還在網(wǎng)絡(luò)層上定5CT 11種總線協(xié)議，用來實現(xiàn)報文傳遞。SMBus在x86處理器系統(tǒng)中得到了大規(guī)模普及，其主要作用是管理處理器系統(tǒng)的外部設(shè)備，并收集外設(shè) 的運行信息，特別是一些與智能電源管理相尖的信息。

20、PCI和PCIe插槽也為SMBus預(yù)留了接口，以便 于PCI/PCIe設(shè)備與處理器系統(tǒng)進行交互。在Linux系統(tǒng)中，SMBus得到了廣泛的應(yīng)用，ACPI也為SMBus定義了一系列命令，用于智能電池、電池 充電器與處理器系統(tǒng)之間的通信。在Windows操作系統(tǒng)中，有尖外部設(shè)備的描述信息，也是通過SMBus 獲得的。5JTAG信號JTAG(Joint Test Action Group)是一種國際標準測試協(xié)議，與IEEE兼容，主要用于芯片內(nèi)部測試。目 前絕大多數(shù)器件都支持JTAG測試標準。JTAG信號由TRST#、TCK、TDK TD0和TMS信號組成。其中TRST# 為復位信號：TCK為時鐘信號

21、；TDI和TD0分別與數(shù)據(jù)輸入和數(shù)據(jù)輸出對應(yīng)；而TMS信號為模式選擇。JTAG允許多個器件通過JTAG接口串聯(lián)在一是，并形成一個JTAG鏈。目前FPGA和EPLD可 以借用JTAG 接口實現(xiàn)在線編程ISP (In-System Programming)功能。處理器也可以使用JTAG接口進行系統(tǒng)級調(diào)試工 作，如設(shè)置斷點、讀取內(nèi)部奇存器和存儲器等一系列操作。除此之外JTAG接口也可用作“逆向工程”， 分析一個產(chǎn)品的實現(xiàn)細節(jié)，因此在正式產(chǎn)品中，一般不保留JTAG接口。6 PRSNT1 #和 PRSNT2#信號PRSNT1 #和PRSNT2#信號與PC I e設(shè)備的熱插拔相尖。在基于PC I e總線的

22、Add-in卡中，PRSNT1 #和 PRSNT2#信號直接相連，而在處理器主板中，PRSNT1#信號接地，而PRSNT2#信號通過上拉電阻接為爲。PCIe設(shè)備的熱插拔結(jié)構(gòu)如圖4-3所示。?C-1Eaptsss Agg-in CaroPuLlUp圖PCIe設(shè)備的熱插拔如上圖所示'當Add-In卡沒有插入時，處理器主板的PRSNT2#信號由上拉電阻接為商而當Add-In卡插入時主板的PRSNT2#信號將與PRSNT1#信號通過Add-In卡連通，此時PRSNT2#信號為低。處理器主板 的熱插拔控制邏輯將捕獲這個“低電平”，得知Add-In卡已經(jīng)插入，從而觸發(fā)系統(tǒng)軟件進行相應(yīng)地處 理。Ad

23、d-In卡拔出的工作機制與插入類似。當Add-in卡連接在處理器主板吋，處理器主板的PRSNT2#信號 為低，當Add-In卡拔出后，處理器主板的PRSNT2#信號為鬲。處理器主板的熱插拔控制邏輯將捕獲這個 “離電平：得知Add-In卡已經(jīng)被拔出.從而觸發(fā)系統(tǒng)軟件進行相應(yīng)地處理。不同的處理器系統(tǒng)處理PCIe設(shè)備熱拔插的過程并不相同，在一個實際的處理器系統(tǒng)中，熱拔插設(shè)備的 實現(xiàn)也遠比圖4-3中的示例復雜得多。值得注意的是，在實現(xiàn)熱拔插功能時，Add-in Card需要使用“長短針“結(jié)構(gòu)。如圖4-3所示，PRSNT1#和PRSNT2#信號使用的金手指長度是其他信號的一半。因此當PCIe設(shè)備插入插

24、槽時，PRSNT1#和PRSNT2#信號在其他金手指與PCIe插槽完全接觸，并經(jīng)過一段延時后，才能與插槽完 全接觸；當PCIe設(shè)備從PCIe插槽中拔出時，這兩個信號首先與PCIe插槽斷連，再經(jīng)過一段延時后， 其他信號才能與插槽斷連。系統(tǒng)軟件可以使用這段延時，進行一些熱拔插處理。PCIe總線的層次結(jié)構(gòu)PCIe總線釆用了串行連接方式，并使用數(shù)據(jù)包(Packet)進行數(shù)據(jù)傳輸.采用這種結(jié)構(gòu)有效 去除了在PCI 總線中存在的一些邊帶信號，如INTx和PME#等信號。在PCIe總線中，數(shù)據(jù)報文在接收和發(fā)送過程中， 需要通過多個層次'包括事務(wù)層數(shù)據(jù)鏈路層和物理層。PCIe總線的層次結(jié)構(gòu)如圖4-4所

25、示。PCIe Devic* BDevice CorePhysicalLayerPCbDEATransacion LawDevice CoreDau Ljiqk Law 丿LiPhysieal LawLxiul Sub-blo<kI Electrical Sub-block I Ebctrical Sub bloc IcRXTX r圖4-4 PCI Express總線的層次組成結(jié)構(gòu)PCIe總線的層次組成結(jié)構(gòu)與網(wǎng)絡(luò)中的層次結(jié)構(gòu)有類似之處，但是PCIe總線的各個層次都是使用硬件 邏輯實現(xiàn)的。在PCIe體系結(jié)構(gòu)中，數(shù)據(jù)報文首先在設(shè)備的核心層(Device Core)中產(chǎn)生，然后再經(jīng)過 該設(shè)備的事

26、務(wù)層(Transaction Layer)-數(shù)據(jù)鏈路層(Data Link Layer)和物理層(Physical Layer),最 終發(fā)送出去。而接收端的數(shù)據(jù)也需要通過物理層.數(shù)據(jù)鏈路和事務(wù)層，并最終到達Device Core。1事務(wù)層事務(wù)層定八7 PCIe總線使用總線事務(wù)，其中多數(shù)總線事務(wù)與PCI總線兼容。這些總線事務(wù)可以通過 Switch等設(shè)備傳送到其他PCIe設(shè)備或者RCoRC也可以使用這些總線事務(wù)訪問PCIe設(shè)備。事務(wù)層接收來自PCIe設(shè)備核心層的數(shù)據(jù)，并將其封裝為TLP(Transaction Layer Packet)后，發(fā)向數(shù) 損鏈路層。此外事務(wù)層還可以從數(shù)據(jù)鏈路層中接收數(shù)據(jù)報

27、文然后轉(zhuǎn)發(fā)至PCIe設(shè)備的核心層。事務(wù)層的一個重要工作是處理PCIe總線的“序”。在PCIe總線中序”的概念非常瑩要，也較難理 解。在PCIe總線中，事務(wù)層傳遞報文時可以亂序，這為PCIe設(shè)備的設(shè)計制造了不小的麻煩。事務(wù)層 還使用流量控制機制保證PCIe鏈路的使用效率。有尖事務(wù)層的詳細說明見第6章。2數(shù)據(jù)鏈路層數(shù)據(jù)鏈路層保證來自發(fā)送端事務(wù)層的報文可以可靠、完整地發(fā)送到接收端的數(shù)搖鏈路層。來自事務(wù)層 的報文在通過數(shù)據(jù)鏈路層時將被添加Sequence Number前綴和CRC后綴。數(shù)據(jù)鏈路層使用ACK/NAK 協(xié)議保證報丈的可靠傳遞。PCIe總線的數(shù)據(jù)鏈路層還定艾了多種DLLPCData Link

28、 Layer Packet), DLLP產(chǎn)生于數(shù)據(jù)鏈 路層，終止 于數(shù)據(jù)鏈路層。值得注意的是，TLP與DLLP并不相同，DLLP并不是由TLP加上Sequence Number綴和 CRC后綴組成的3物理層物理層是PCIe總線的最底層，將PCIe設(shè)備連接在一是。PCIe總線的物理電氣特性決定了 PCIe鏈路只 能使用端到端的連接方式oPCIe總線的物理層為PCIe設(shè)備間的數(shù)據(jù)通信提供傳送介質(zhì)，為數(shù)據(jù)傳送提 供可靠的物理環(huán)境。物理層是PCIe體系結(jié)構(gòu)最重要，也是最難以實現(xiàn)的組成部分。PCIe總線的物理層定狡了 LTSSM (Li nk Training and Status State Mach

29、ine)狀態(tài)機，PCIe鏈路使用該狀態(tài)機管理鏈 路狀態(tài)，并進行鏈路訓 練、鏈路恢復和電源管理。PCIe總線的揚理層還定義了一些專門的“序列”，有的書籍將物理層這些“序列”稱為PLP(Phsical Layer Packer),這些序列用于同步PCIe鏈塔并進行鏈路管理。值得注意的是PCIe設(shè)備發(fā)送PLP與發(fā) 送TLP的過程有所不同。對于系統(tǒng)軟件而言，物理層幾乎不可見，但是系統(tǒng)程序員仍有必要較為深入 地理解物理層的工作原理。PCIe鏈路的擴展PCIe鏈路使用端到端的數(shù)據(jù)傳送方式。在一條PCIe鏈路中，這兩個端口是完全對等的，分別連接發(fā)送 與接收設(shè)備，而且一個PCIe鏈路的一端只能連接一個發(fā)送設(shè)備

30、或者接收設(shè)備。因此PCIe鏈路必須使 用Switch擴展PCIe鏈路后，才能連接多個設(shè)備。使用Switch進行鏈路擴展的實例如圖4-5所示。 I4)5treani33 口圖4-5使用Switch擴展PCIe鏈路在PCIe總線中，Switch22是一個特殊的設(shè)備，該設(shè)備由1個上游端口和2、個下游端口組成。PCIe 總線規(guī)定，在一個Switch中可以與RC直接或者間接相連33的端口為上游端口，在PCIe總線中，RC 的位置一般在上方，這也是上游端口這個稱呼的由來。在Switch中除了上游端口外，其他所有端口都被 稱為下游端口。下游端口一般與EP相連，或者連接 下一級Switch繼續(xù)擴展PCIe鏈路

31、。其中與上游端 口相連的PCIe鏈路被稱為上游鏈路，與下游端口相連的PCIe鏈路被稱為下游鏈路。上游鏈路和下游鏈路是一個相對的槪念。如上圖所示，Switch與EP2連接的PCIe鏈路，對于EP2而言 是上游鏈路，而對Switch而言是下游鏈路。在上圖所示的Switch中含有3個端口，其中一個是上游端口 (Upstream Port),而其他兩個為下游端口 (Downstream Port) 其中上游端口與RC或者其他Switch的下游端口相連而 下游端口與EP或者其 他Switch的上游端口相連。在Switch中，還有兩個與端口相尖的槪念，分別是Egress端口和Ingress端口。這兩個端口與通過 Switch的數(shù)據(jù)流向有尖。其中Egress端口指發(fā)送端口，即數(shù)據(jù)離開Switch使用 的端口 ； Ingress端 口指接收端口即數(shù)損進入Switch使用的端口。Egress端口和Ingress端口與上下游端口沒有對應(yīng)尖系。在Switch中，上下游端口可以作為Egress端 口，也可以作為Ingress端口。如圖4-5所示，RC對EP3的內(nèi)部命存器進行寫 操作時，Switch的上游 端口 Ingress端口，而下游端口為Egress端口 ：當EP3對主存儲 器進行DMA寫操作吋，該Switch的 上游端口為Egress端口，而下游端口為Ingress端口。PCIe總