基于VHDL的XRD44L60驅(qū)動(dòng)時(shí)序設(shè)計(jì)

1、基于vhdl的xrd44l60驅(qū)動(dòng)時(shí)序設(shè)計(jì)電荷耦合器件(charge coupled devices，簡(jiǎn)稱ccd)是一種光電轉(zhuǎn)換式圖像。它利用光電轉(zhuǎn)換原理將圖像信息挺直轉(zhuǎn)換成電信號(hào)，實(shí)現(xiàn)非電量測(cè)量。因?yàn)閏cd的輸出信號(hào)是負(fù)極性的離散模擬信號(hào)，并且混雜有幅度較大的復(fù)位脈沖干擾，為了獲得高質(zhì)量信號(hào)，必需對(duì)ccd輸出信號(hào)舉行直流箝位、相關(guān)雙采樣、低通濾波和放大等預(yù)處理，以消退各種干擾和噪聲。同時(shí)，為了便于計(jì)算機(jī)處理和大容量存儲(chǔ)，還必需對(duì)ccd輸出信號(hào)舉行數(shù)字化處理。目前市場(chǎng)上ccd專用的視頻信號(hào)處理器件不僅具有雙采樣技術(shù)，而且還具有自動(dòng)暗電平補(bǔ)償、自動(dòng)增益和ad轉(zhuǎn)換等功能。這里給出了一款ccd專用的

2、視頻信號(hào)處理器件xrd44l60，并介紹了基于 的xrd44l60規(guī)律控制。2 xrd44l60簡(jiǎn)介xrd44l60是exar公司ccd專用的視頻信號(hào)處理器件。該器件是針對(duì)ccd影像應(yīng)用產(chǎn)品而設(shè)計(jì)的。xrd44l60采納相關(guān)雙采樣 (correlated double sampling，簡(jiǎn)稱cds)技術(shù)提取圖像信息，可編程增益(programmable gain amplifier，簡(jiǎn)稱pga)控制范圍可達(dá)6 db+38 db，具有良好的輸人信號(hào)箝位和cds輸入偏移校正性能，并提供暗電平箝位，給出精確的暗電平參考。xrd44l60還有一個(gè)10位ad轉(zhuǎn)換器，轉(zhuǎn)換速率高達(dá)16 mhz，便于ccd陣

3、列信號(hào)的數(shù)字處理。此外，xrd4-4l60的串行接口包括一個(gè)10位的移位寄存器和多個(gè)并行寄存器，可用于編程設(shè)置其工作參數(shù)。 xrd44l60的電源為3.0 v，功率為120 mw，適用于小型化ccd數(shù)字相機(jī)系統(tǒng)。3系統(tǒng)電路設(shè)計(jì)xrd44l60硬件電路設(shè)計(jì)1所示。其中，in_pos和in_neg為模擬信號(hào)輸入端口，用于銜接ccd的輸出信號(hào)。clamp，shd，shp 及rstccd為時(shí)鐘信號(hào)控制引腳，用于銜接cpld信號(hào)的輸出端，以控制器件工作。load，sdi，sclk為串行接口可編程設(shè)置xrd44l60的工作參數(shù)。db0db9為10位數(shù)字信號(hào)輸出，可與信號(hào)處理單元銜接。4 xrd44l60的

4、時(shí)序控制采納可編程規(guī)律器件(cpld)技術(shù)和vhdl語(yǔ)言實(shí)現(xiàn)對(duì)ccd視頻信號(hào)處理器件xrd44l60的控制，使其完成ccd視頻信號(hào)的放大、噪聲處理及數(shù)字化，并輸出對(duì)應(yīng)的數(shù)字信號(hào)。xrd44l60的工作時(shí)序需要按照詳細(xì)的ccd器件來(lái)確定。下面以tcd1501d型ccd為例，介紹xrd44l60的工作時(shí)序。tcd1501d的工作頻率為1 mhz，ccd輸出信號(hào)周期為2s，其外部時(shí)鐘輸入由有源晶體提供，頻率為8 mhz。當(dāng)clk_pol為低電平常，xrd44l60的時(shí)序2所示。驅(qū)動(dòng)脈沖包括ccd復(fù)位脈沖rstccd、相關(guān)雙采樣暗電平常鐘shp、相關(guān)雙采樣信號(hào)電平常鐘shd、相關(guān)雙采樣箝位控制脈沖cl

5、amp。4.1 rstccd脈沖的產(chǎn)生由圖2可知，rstccd的周期為2s，占空比為1：7。因此，可對(duì)輸入時(shí)鐘脈沖16分頻，其高電平占2個(gè)周期的時(shí)鐘脈沖；低電平占14個(gè)周期的時(shí)鐘脈沖。當(dāng)計(jì)數(shù)器計(jì)數(shù)到15時(shí)，計(jì)數(shù)器清零，重新計(jì)數(shù)，相關(guān)程序源代碼如下：4.2 shd和shp脈沖的產(chǎn)生由圖2推斷出，shd和shp的周期均為2s，占空比為1：1。因此，可采納上述辦法獲得這兩個(gè)脈沖。4.3 clamp脈沖的產(chǎn)生clamp脈沖由ccd的輸出打算，即當(dāng)ccd的輸出信號(hào)為像元信號(hào)時(shí)，clamp為高電平；當(dāng)ccd的輸出信號(hào)為暗像元信號(hào)時(shí)，clamp為低電平。5 驅(qū)動(dòng)脈沖波形該沒(méi)計(jì)采納仿真軟件舉行仿真。仿真波形3所示。其中，clk和ccd為輸入信號(hào)；clamp，shd，shp及rstccd為xrd44l60的驅(qū)動(dòng)信號(hào)。6 結(jié)語(yǔ)基于vhdl的xrd44l60規(guī)律控制電路能夠產(chǎn)生滿足系統(tǒng)要求的驅(qū)動(dòng)脈沖