嵌入式系統(tǒng)及技術(shù)4

1、第四章 嵌入式計(jì)算平臺(tái)內(nèi)容摘要 CPU總線、I/O設(shè)備與接口 CPU系統(tǒng)框架 開發(fā)環(huán)境、調(diào)試計(jì)算平臺(tái) 微處理器 I/O設(shè)備 存儲(chǔ)器 之間的連接接口總線4.1 CPU總線 CPU與存儲(chǔ)器、I/O設(shè)備通信的機(jī)制 至少是一組相連的導(dǎo)線 定義了CPU、存儲(chǔ)器和設(shè)備通信的協(xié)議4.1.1總線協(xié)議主設(shè)備1從設(shè)備2查詢查詢應(yīng)答應(yīng)答四周期握手協(xié)議 設(shè)備設(shè)備1升高查詢信號(hào)輸出電平，告訴設(shè)備升高查詢信號(hào)輸出電平，告訴設(shè)備2已準(zhǔn)備好監(jiān)已準(zhǔn)備好監(jiān)聽數(shù)據(jù)聽數(shù)據(jù) 設(shè)備設(shè)備2準(zhǔn)備好接收數(shù)據(jù)時(shí)，升高應(yīng)答信號(hào)，表示可開始準(zhǔn)備好接收數(shù)據(jù)時(shí)，升高應(yīng)答信號(hào)，表示可開始通信通信 數(shù)據(jù)傳送完畢，設(shè)備數(shù)據(jù)傳送完畢，設(shè)備2降低應(yīng)答信號(hào)電平表示

2、數(shù)據(jù)通信降低應(yīng)答信號(hào)電平表示數(shù)據(jù)通信完畢完畢 設(shè)備設(shè)備1降低查詢信號(hào)電平降低查詢信號(hào)電平四周期握手信號(hào)設(shè)備1設(shè)備2總線讀寫 Clock：同步 R/W1：讀；0：寫 Address：地址，信號(hào)束 Data：數(shù)據(jù)，信號(hào)束，雙向 Data Ready：數(shù)據(jù)束上數(shù)據(jù)合法信號(hào) *以上信號(hào)除Data外，都由CPU產(chǎn)生總線結(jié)構(gòu)CPU設(shè)備設(shè)備1設(shè)備設(shè)備2存儲(chǔ)器ClockR/WAddressData ReadyData時(shí)序圖低高變化穩(wěn)態(tài)讀寫操作總線時(shí)序圖ClockR/W啟用啟用AddressAddressDataReadyData讀等待時(shí)序圖ClockR/W啟用啟用AddressAddressDataReady

3、Data突發(fā)傳送（Burst）ClockR/W啟用啟用AddressAddressDataReadyDataBurst總線讀狀態(tài)圖獲取數(shù)據(jù)完成地址等待分析應(yīng)答發(fā)送數(shù)據(jù)釋放應(yīng)答地址等待應(yīng)答CPU設(shè)備設(shè)備多路復(fù)用地址和數(shù)據(jù)總線CPU地址地址數(shù)據(jù)設(shè)備啟用地址啟用地址啟用數(shù)據(jù)啟用數(shù)據(jù)8051總線復(fù)用4.1.2 DMA(直接存儲(chǔ)器訪問)CPUDMA控制器控制器設(shè)備設(shè)備總線請(qǐng)求總線請(qǐng)求總線授權(quán)總線授權(quán)存儲(chǔ)器ClockR/WAddressData ReadyData8051DMA結(jié)構(gòu)結(jié)構(gòu)DMA握手信號(hào) 總線請(qǐng)求：DMA控制器-CPU 總線授權(quán)：CPU-DMA控制器DMA工作流程 DMA控制器發(fā)出總線請(qǐng)求；

4、CPU完成所有事務(wù)； CPU發(fā)出總線授予信號(hào)； DMA控制器獲得總線控制權(quán)，擁有對(duì)所有總線信號(hào)的控制權(quán)：驅(qū)動(dòng)R/W,Address等DMA控制器 總線主控器：能夠啟動(dòng)總線傳輸?shù)脑O(shè)備 四周期協(xié)議獲控制權(quán) 起始地址寄存器：指明傳輸起始地址 長度寄存器：指明傳輸?shù)淖址麄€(gè)數(shù) 狀態(tài)寄存器：允許CPU操作DMA寄存器DMA模式 普通：一次傳送一個(gè)字節(jié); 一次進(jìn)行burst傳送,傳送可能是幾個(gè)KB; 批傳送DMA與CPU并發(fā)性 DMA傳送時(shí)CPU的運(yùn)行：CPU無法使用總線，只能執(zhí)行緩存中指令，只能操作緩存和寄存器中數(shù)據(jù) 當(dāng)CPU需要總線時(shí)，停止運(yùn)行，等待DMA控制器交出總線控制權(quán) 分批傳送，分散DMA傳送總

5、線舉例總線舉例 ESIA總線：總線： IBM-PC的的ISA發(fā)展而來，發(fā)展而來，32, 33M SCSI總線總線: 來源于數(shù)組多路通道來源于數(shù)組多路通道 PCI總線：總線： IPI總線：總線：ISA總線 存儲(chǔ)器尋址范圍： 640KB1MB：視頻卡，BIOS尋址 15MB16MB 外設(shè)尋址：0003FF共1024個(gè)I/O端口 DMA(8237)：00000F 中斷(8255)：020021 并口：060063 串口：2F82FF，3F83FF 顯示控制：38038F(單色)，3D03DF(彩色)4.1.3 總線配置CPU橋存儲(chǔ)器低速總線高速設(shè)備低速設(shè)備低速設(shè)備總線配置原則 高速總線提供較寬的數(shù)據(jù)

6、連接 使用較慢的總線降低設(shè)備成本 總線橋允許總線獨(dú)立操作以提供并行性總線橋 高速總線 的受控器，低速總線的主控器 從高速總線上獲取指令，傳送到低速總線 將結(jié)果從低速總線傳到高速總線上PCI下Chipset 北橋：主板上離CPU最近的一塊芯片，負(fù)責(zé)與CPU的聯(lián)系并控制內(nèi)存、AGP、PCI數(shù)據(jù)在北橋內(nèi)部傳輸 南橋：負(fù)責(zé)I/O接口以及IDE設(shè)備的控制ARM總線ARMCPU橋外部外部DRAM控制器控制器低速總線低速總線APB高速設(shè)備低速設(shè)備低速設(shè)備SRAM高速總線高速總線AHBARM的AMBA總線 AMBA總線寬度總線寬度 有有32位、位、64位和位和128位多種定義位多種定義 AHB：

7、連接高性能和高時(shí)鐘頻率的系統(tǒng)模塊，：連接高性能和高時(shí)鐘頻率的系統(tǒng)模塊，支持突發(fā)和單個(gè)數(shù)據(jù)傳送方式；支持突發(fā)和單個(gè)數(shù)據(jù)傳送方式； 支持高性能總線的特性：流水線技術(shù)，突發(fā)傳輸，支持高性能總線的特性：流水線技術(shù)，突發(fā)傳輸，分離事務(wù)和多總線主控器分離事務(wù)和多總線主控器 ASB：支持突發(fā)數(shù)據(jù)傳送模式：支持突發(fā)數(shù)據(jù)傳送模式 APB：為低性能外圍部件提供較簡(jiǎn)單的接口：為低性能外圍部件提供較簡(jiǎn)單的接口高級(jí)高性能總線AHB AHB的作用的作用 允許在主從器件之間傳輸數(shù)據(jù)允許在主從器件之間傳輸數(shù)據(jù) AHB主器件主器件 可以向從器件傳輸數(shù)據(jù)可以向從器件傳輸數(shù)據(jù) 向其提供外部地址空間中的地址以接收從器件的數(shù)向其提供外

8、部地址空間中的地址以接收從器件的數(shù)據(jù)據(jù) AHB從器件從器件 在選中后，提供或接收主器件的數(shù)據(jù)。在選中后，提供或接收主器件的數(shù)據(jù)。 從器件可以延遲數(shù)據(jù)傳輸過程或返回錯(cuò)誤代碼。從器件可以延遲數(shù)據(jù)傳輸過程或返回錯(cuò)誤代碼。 AHB主器件的實(shí)例為主器件的實(shí)例為ARM處理器，或其它有處理器，或其它有DMA(直直接存儲(chǔ)訪問接存儲(chǔ)訪問)功能的外設(shè)，如以太網(wǎng)功能的外設(shè)，如以太網(wǎng)MAC或或USB主機(jī)主機(jī)/器件控制器。器件控制器。 信號(hào) 主要的AHB信號(hào) HCLK 總線參考時(shí)鐘總線參考時(shí)鐘HADDR 地址地址(由由AHB主器件發(fā)出主器件發(fā)出)HWRITE 傳輸方向：讀傳輸方向：讀/寫寫(由由AHB主器件發(fā)出主器件發(fā)

9、出)HREADY 傳輸完成響應(yīng)傳輸完成響應(yīng)(由由AHB從器件發(fā)出從器件發(fā)出)HWDATA 寫入數(shù)據(jù)總線寫入數(shù)據(jù)總線(從從AHB主器件至主器件至AHB從器件從器件)HRDATA 讀取數(shù)據(jù)總線讀取數(shù)據(jù)總線(從從AHB從器件至從器件至AHB主器件主器件) (AHB)控制信號(hào)和狀態(tài)信號(hào) HRESP 傳輸狀態(tài)傳輸狀態(tài)(由由AHB從器件發(fā)出從器件發(fā)出)HBURST 脈沖模式脈沖模式(由由AHB主器件發(fā)出主器件發(fā)出)HTRANS 傳輸狀態(tài)傳輸狀態(tài)(由由AHB主器件發(fā)出主器件發(fā)出)HSIZE 脈沖長度脈沖長度(由由AHB主器件發(fā)出主器件發(fā)出)HPROT 保護(hù)類型保護(hù)類型(由由AHB主器件發(fā)出主器件發(fā)出)高級(jí)外

10、設(shè)總線(APB) 用于連接速度較慢的系統(tǒng)模式和帶寬較低的外設(shè)，將用于連接速度較慢的系統(tǒng)模式和帶寬較低的外設(shè)，將功耗降至最低，并減小接口的復(fù)雜性功耗降至最低，并減小接口的復(fù)雜性 所有的總線信號(hào)都與時(shí)鐘有關(guān)，可以使用時(shí)鐘頻率較所有的總線信號(hào)都與時(shí)鐘有關(guān)，可以使用時(shí)鐘頻率較低的總線低的總線(低于低于AHB) AHB主器件不直接與主器件不直接與APB外設(shè)相連，而是通過外設(shè)相連，而是通過APB橋橋進(jìn)行通信進(jìn)行通信主要的APB信號(hào) PCLK 外部時(shí)鐘，可以是外部時(shí)鐘，可以是HCLK的乘積，由的乘積，由APB橋控橋控制制PADDR 外設(shè)地址外設(shè)地址PWRITE 外設(shè)傳輸方向外設(shè)傳輸方向 (讀讀/寫寫)PSE

11、Lx 外設(shè)選中，與外設(shè)選中，與HSEL相似相似PWDATA 寫入數(shù)據(jù)總線寫入數(shù)據(jù)總線(寫入外設(shè)寫入外設(shè))PRDATA 讀取數(shù)據(jù)總線讀取數(shù)據(jù)總線(從外設(shè)中讀取從外設(shè)中讀取)PENABLE 外設(shè)數(shù)據(jù)起動(dòng)外設(shè)數(shù)據(jù)起動(dòng) SHARC總線 外存接口：訪問片外存儲(chǔ)空間 主機(jī)接口：訪問片內(nèi)程序和數(shù)據(jù)存儲(chǔ)器 SHARC DMA：用來在內(nèi)存和外存和設(shè)備之間傳輸數(shù)據(jù)SHARC總體架構(gòu)SHARC詳細(xì)架構(gòu)SHARC外存接口 4G片外存儲(chǔ)空間 該存儲(chǔ)空間可以是標(biāo)準(zhǔn)的片外存儲(chǔ)區(qū)，也可以是多處理器系統(tǒng)中其它DSP的片內(nèi)存儲(chǔ)空間 可以存儲(chǔ)數(shù)據(jù)或指令 數(shù)據(jù)總線寬度：16位，32位，40位，48位不等SHARC外存接

12、口 尋址4G(32位): DM、I/O處理器可訪問4G; DAG1寄存器組:32位 PM尋址16M (24位)；DAG2寄存器組：24位 指令或數(shù)據(jù)，數(shù)據(jù)寬度16位48位外存配置 大小相等4個(gè)區(qū) 0區(qū)從0 x00400000開始,然后是1、2、3區(qū)； PM、DM和I/O總線在片外端口是復(fù)用的，形成一條片外數(shù)據(jù)總線和一條片外地址總線外存連接信號(hào)ADDR(31:0)DATA(47:0)MS(3:0)RDWRPAGESWACK外部地址外部數(shù)據(jù)存儲(chǔ)區(qū)選擇讀選通寫選通DRAM頁邊界同步寫選擇應(yīng)答SHARC主機(jī)接口 只需少量硬件使SHARC與標(biāo)準(zhǔn)的16位或32位多處理器總線相連； 主機(jī)可通過信號(hào)獲得總線控

13、制權(quán)，從而可讀寫SHARC內(nèi)存和寄存器SHARC主機(jī)接口 將SHARC連接到標(biāo)準(zhǔn)處理器總線上。HBR主機(jī)總線請(qǐng)求HBG主機(jī)總線授權(quán)CS芯片選擇REDY主機(jī)總線應(yīng)答SBTS中止總線三態(tài)SHARC DMA 類型：外部端口塊傳輸，鏈接端口傳輸，串口傳輸；10個(gè)通道 變址寄存器(IIx)：相對(duì)0 x20000偏移,修正寄存器(IMx);計(jì)數(shù)寄存器(Cx)SHARC DMA過程 DMA啟動(dòng)位DEN為低，寫入IIx, IMx, Cx; DEN置1啟動(dòng)DMA Cx為0時(shí)，產(chǎn)生中斷,發(fā)結(jié)束信號(hào)鏈模式DMA過程 鏈模式時(shí)，控制器自動(dòng)設(shè)置下一DMA操作； 鏈指針寄存器(CP)指向下組DMA參數(shù)，無需重復(fù)DEN置0

14、再置14.2 存儲(chǔ)設(shè)備 地址(行與列)：n=r+c 使能：Enable 讀寫：R/W存儲(chǔ)器組織存儲(chǔ)器陣列AddressrcR/WEnableData存儲(chǔ)器組織 數(shù)據(jù)寬度，地址寬度 1M*4bit 4M*1bit 縱橫比：存儲(chǔ)器長/寬比4.2.1 RAMSRAMDRAM讀寫速度快慢容量小大功耗大小刷新不需要需要SRAM單元結(jié)構(gòu)DataWDataSRAMSRAM讀寫過程 在單元寫操作時(shí)，先把要寫的數(shù)據(jù)及其反分別置于位線Data和Data上，然后置字線為高，選通這一存儲(chǔ)單元，這樣一對(duì)反相器就可存儲(chǔ)新的信息 在單元讀操作時(shí)，先對(duì)位線預(yù)充電，然后字線置為高，選通這一存儲(chǔ)單元，反相器中的一個(gè)就通過位線中的

15、一個(gè)放電，將單元中存儲(chǔ)的內(nèi)容反映到位線上。 SRAMSRAMCER/WAddressData來自來自SRAM 來自來自CPU CE R/W Adrs Data DRAM單元結(jié)構(gòu)DataWDRAM DRAM讀(基本型)CER/WAddressDataRASCAS行地址行地址 CE R/W Adrs Data 列地址列地址 RAS CAS DRAM頁模式訪問行地址行地址 CE R/W Adrs Data 列列1地址地址 RAS CAS 列列2地址地址 列列3地址地址 數(shù)據(jù)數(shù)據(jù)1 數(shù)據(jù)數(shù)據(jù)1 數(shù)據(jù)數(shù)據(jù)1 DRAM的EDO(擴(kuò)展的數(shù)據(jù)輸出)訪問行地址行地址 CE R/W

16、Adrs Data 列列1地址地址 RAS CAS 列列2地址地址 列列3地址地址 數(shù)據(jù)數(shù)據(jù)1 數(shù)據(jù)數(shù)據(jù)2 數(shù)據(jù)數(shù)據(jù)3 數(shù)據(jù)保持到數(shù)據(jù)保持到CAS下降延下降延ROM 掩模ROM OTP ROM EPROM EEPROM FLASH4.3 I/O設(shè)備 定時(shí)器、計(jì)數(shù)器 A/D、D/A 鍵盤 LED 顯示器 觸摸屏4.3.1 定時(shí)器/計(jì)數(shù)器 D半減器半減器 D D半減器半減器 D D半減器半減器 D0Done復(fù)位寄存器復(fù)位寄存器4.3.2 A/D、D/A DAC:PWM ADC:PCM 模擬參考電源，上限、下限 分辨率 觸發(fā)AD(STC),轉(zhuǎn)換結(jié)束(EOC), 采樣保持(S/H)4.3.3 鍵盤單開

17、關(guān)CPUVDDGND單觸點(diǎn)開關(guān)消抖 硬件消顫電路：?jiǎn)尾蕉〞r(shí)器 軟件定時(shí)鍵盤N1N2N3N4M1M2M3M4key_codekeypad controllerk_pressedkey_code4N=4, M=44.3.4 LEDCPU4.3.5 顯示器 直接驅(qū)動(dòng)(數(shù)碼管) 七段碼數(shù)據(jù)數(shù)據(jù)位選位選位選位選位選位選顯示器 幀緩沖(光柵式)CPU緩沖區(qū)緩沖區(qū)顯示控制器顯示控制器顯示器顯示器4.3.6 觸摸屏觸摸屏其它周邊電路 電源及管理 時(shí)鐘單元 復(fù)位電路 I/O端口(并行、串行) GPIB(IEEE488)電源管理 供電范圍 E2PROM,RS232 Vdd,Vss; Vcc,Vee; 設(shè)計(jì)注意點(diǎn)：

18、 去耦電容 I/O驅(qū)動(dòng)，定時(shí)器，時(shí)鐘、復(fù)位，ADC單獨(dú)供電 數(shù)字電壓，模擬電壓?jiǎn)为?dú)供電 低功耗設(shè)計(jì) Wait,stop 低電壓、低頻率工作 禁止部分單元工作時(shí)鐘單元 石英、陶瓷晶振，外部時(shí)鐘源 定時(shí)器(RTC)復(fù)位，加電復(fù)位，Watchdog定時(shí)器復(fù)位 復(fù)位后，起始地址運(yùn)行：初始化，引導(dǎo)程序 外部復(fù)位電路：RC,外部IC,或定制電路 軟件、watchdog定時(shí)器觸發(fā)I/O端口(并行、串行) 輸入：鍵盤、傳感器、通信信號(hào) 輸出：LED、LCD 串行：UART、SPI、I2C、USB 并行：ISA、PCI4.4 組件接口CEAdrs(0:9)Data(0:7)CEAdrs(0:9)Data(8:1

19、5)CEAdrs(0:9)Data(0:7)CEAdrs(0:9)Data(0:7)Memory10101K*8SRAM構(gòu)造2K*16存儲(chǔ)系統(tǒng)設(shè)備接口R/WAdrs(0:1)AdrsDataR/W=Adrs2:n-1收發(fā)器收發(fā)器Reg0Reg1Reg2Reg3RegIdRegvalEnableARM存儲(chǔ)器接口 32位地址總線A31:0：字節(jié)地址 32位雙向數(shù)據(jù)總線D31:0 指定是否需要存儲(chǔ)器( )，地址是否位連續(xù)地址(seq) 傳送方向( )及傳送位數(shù) mas1:0 總線時(shí)序機(jī)控制信號(hào)(abe,ale,ape,dbe,lock和bl3：0)mreqWR/ARM簡(jiǎn)單存儲(chǔ)器接口簡(jiǎn)單存儲(chǔ)器接口信號(hào)

20、 RAMwe:寫使能信號(hào)，每字節(jié)區(qū)分 RAMoe:輸出使能信號(hào)，4字節(jié)共用； 適用于SRAM或ROM連接結(jié)構(gòu) 數(shù)據(jù)線連接：4字節(jié)；地址線連接：A1:0用于控制邏輯,地址線Am+2:2連接片內(nèi)Am:0存儲(chǔ)器控制邏輯功能 何時(shí)激活RAM，ROM：開始時(shí)，地址0位ROM區(qū)，A31為低時(shí)使能ROM，啟動(dòng)后改變存儲(chǔ)器映射，使低位存放RAM(中斷向量表) 寫操作時(shí)控制字節(jié)寫使能信號(hào)：字節(jié)，半字訪問 數(shù)據(jù)有效：使mclk足夠慢，比如在mclk高時(shí)激活相應(yīng)數(shù)據(jù)，低時(shí)關(guān)閉；及使用等待狀態(tài)；存儲(chǔ)器控制邏輯4.6 用微處理器設(shè)計(jì) 硬件體系結(jié)構(gòu) CPU：速度，總線寬度，集成的外圍設(shè)備 總線：數(shù)據(jù)帶寬 存儲(chǔ)器：容量，R

21、OM/RAM比例，SRAM/DRAM選擇 I/O設(shè)備 軟件軟件體系結(jié)構(gòu)硬件設(shè)計(jì) 基于評(píng)測(cè)主板或開發(fā)板的設(shè)計(jì) CPU 存儲(chǔ)器 少量I/O設(shè)備：串口,LCD,LED 選擇或設(shè)計(jì)存儲(chǔ)器及I/O設(shè)備 專用接口邏輯：PLD,FPGA基于PC的嵌入式系統(tǒng)CPURAM總線接口總線接口PC/ISA/PCI總線板卡總線板卡DMA控制器控制器定時(shí)器定時(shí)器通用通用I/O硬盤硬盤串口串口/并口并口USB/1394顯示器顯示器基于PC的嵌入式系統(tǒng)總線 ISA PCI USB IEEE1394基于PC的嵌入式系統(tǒng)軟件環(huán)境 BIOS DOS Windows/Linux基于SoC的嵌入式系統(tǒng) 把除存儲(chǔ)器外的所有組件集成到單個(gè)

22、芯片上 CPU 通用I/O設(shè)備口 標(biāo)準(zhǔn)網(wǎng)絡(luò)通信口4.6 開發(fā)與調(diào)試 開發(fā)環(huán)境 調(diào)試方法嵌入式開發(fā)環(huán)境特點(diǎn) 編程、調(diào)試在不同于目標(biāo)系統(tǒng)的計(jì)算機(jī)上進(jìn)行 目標(biāo)系統(tǒng)可能沒有鍵盤、屏幕等外設(shè)宿主機(jī)于目標(biāo)機(jī) 宿主機(jī)：運(yùn)行所有編程工具的計(jì)算機(jī)系統(tǒng) 目標(biāo)機(jī)：編譯、鏈接完成后才移植的計(jì)算機(jī)系統(tǒng) 分配給客戶開發(fā)環(huán)境 在主機(jī)上交叉編譯 將目標(biāo)程序下載到目標(biāo)板 在目標(biāo)板上運(yùn)行或調(diào)試程序 測(cè)試目標(biāo)板內(nèi)存或CPU寄存器開發(fā)軟件工具鏈 交叉匯編器：宿主機(jī)上運(yùn)行生成適合目標(biāo)機(jī)的代碼的匯編器 交叉編譯器：在一種機(jī)器上運(yùn)行卻為另一種機(jī)器生成代碼的編譯程序； 鏈接器：將目標(biāo)代碼文件和庫代碼文件鏈接成一個(gè)文件； 加載器：重新分配內(nèi)存

23、，裝載鏈接后文件到物理內(nèi)存中； 反匯編器： 調(diào)試器： 模擬器(Simulator)：交叉編譯器交叉匯編器目標(biāo)文件C/C+文件匯編文件目標(biāo)文件鏈接器/定位器可執(zhí)行程序A.cint idunno;whosonfirst(idunno);B. whosonfirst(int x) 交叉匯編器交叉匯編器A.OBJMOV R1,(idunno);CALL whosonfirst;B.OBJwhosonfirst:ABBOTT.OBJMOV R1,(idunno);CALL whosonfirst;COSTELLO.OBJwhosonfirst:鏈接器MOV R1,2388CALL 1547MO

24、V R1,R5(value of idunno15472388MOV R1,2388CALL 1547MOV R1,R5(value of idunno15472388加載器MOV R1,12388CALL 11547MOV R1,R5(value of idunno1154712388段定位 程序段：只讀存儲(chǔ)器 啟動(dòng)代碼 數(shù)據(jù)段：可讀寫存儲(chǔ)器codex.cudatastringcodey.cudataidatacodez.asmudatastart鏈接器/定位器z.asm startx.c codey.c codez.asm codex.c stringy.c idatashx.c udat

25、ay.c udataz.asm udatay.c idataROMRAM交叉編譯器模塊劃分段 指令 未初始化數(shù)據(jù) 已初始化數(shù)據(jù) 常量字符串RAM運(yùn)行 RAM比ROM快 程序存在ROM中，啟動(dòng)代碼從ROM中運(yùn)行，并在系統(tǒng)啟動(dòng)后把其余代碼復(fù)制到RAM中 對(duì)壓縮存儲(chǔ)在ROM中代碼，復(fù)制時(shí)解壓把嵌入式軟件加到目標(biāo)系統(tǒng)中 可編程ROM編程器 ROM仿真器(ROM emulator) 內(nèi)置電路仿真(ICE) FLASH 監(jiān)控程序調(diào)試技術(shù)硬件硬件“硬件相關(guān)硬件相關(guān)”代碼代碼“硬件無關(guān)硬件無關(guān)”代碼代碼“測(cè)試支架測(cè)試支架”代碼代碼“硬件無關(guān)硬件無關(guān)”代碼代碼目標(biāo)系統(tǒng)測(cè)試系統(tǒng)鍵盤顯示器驅(qū)動(dòng)器測(cè)試支架硬件模擬vo

26、id vRadioTask()vTurnOnTransmitter();vTurnOffRadio();/-radiohw.c-voidvTurnOnTransmitter()/訪問硬件訪問硬件voidvTurnOffRadio()/訪問硬件訪問硬件void vRadioTask()vTurnOnTransmitter();vTurnOffRadio();/-test.c-voidvTurnOnTransmitter()/返回模擬值或輸出提示返回模擬值或輸出提示voidvTurnOffRadio()/返回模擬值或輸出提示返回模擬值或輸出提示測(cè)試支架調(diào)用中斷程序/serial.cvoid int

27、errupt vHandleRxHardware()vHandleRxByte(pChar);void vHandleRxByte(pChar)void vTestMain()/初始化參數(shù)初始化參數(shù)pCharvHandleRxByte(pChar)測(cè)試支架支持腳本與輸出文件腳本：通過命令行控制事件順序腳本：通過命令行控制事件順序從鍵盤或文件中讀入數(shù)據(jù)從鍵盤或文件中讀入數(shù)據(jù)4.6.2 調(diào)試方法 串口 printk Debugger(GDB) LED 電路內(nèi)部仿真(ICE) 邏輯分析儀 CPU仿真器LED 顯示系統(tǒng)狀態(tài) 顯示錯(cuò)誤狀態(tài)，或者空閑時(shí)的活動(dòng)； 閃爍，閃爍的頻率；示波器 時(shí)鐘觀察；調(diào)試總線

28、故障； 幾個(gè)信號(hào)之間的時(shí)序觀察；對(duì)實(shí)時(shí)軟件進(jìn)行評(píng)估； 噪聲檢測(cè)； 電壓檢測(cè)； 信號(hào)上升時(shí)間，保持時(shí)間等的檢測(cè)；邏輯分析儀 檢測(cè)地址數(shù)據(jù)、控制位、時(shí)鐘等多個(gè)線路； 調(diào)試實(shí)時(shí)觸發(fā)條件；設(shè)計(jì)硬件工具硬件工具應(yīng)用仿真器(Emulator)仿真目標(biāo)系統(tǒng)的電路，與特定目標(biāo)和處理器無關(guān)，可以獨(dú)立工作，也可通過串行線連到PC上內(nèi)置電路仿真仿真目標(biāo)處理器，使用串行線連到PC上，可以在開發(fā)階段仿真不同微處理器邏輯分析儀通過多輸入線路從總線、端口搜集大量總線事務(wù)和信號(hào)，并顯示到監(jiān)視器上設(shè)備編程器可編程器件編程裝置ICEPCCOM目標(biāo)系統(tǒng)仿真電路電纜插座仿真器PCCOM仿真器ROM仿真器仿真器與ICE比較仿真器與IC

29、E比較 仿真器使用由MCU或處理器自身組成的電路。仿真器可以模擬具有擴(kuò)展存儲(chǔ)器的目標(biāo)系統(tǒng)； ICE使用另外一個(gè)帶卡的電路，這個(gè)卡通過插座和目標(biāo)處理器相連；串口調(diào)試PC評(píng)測(cè)板評(píng)測(cè)板串串口口串串口口Debug AgentJTAG口調(diào)試PC評(píng)測(cè)板評(píng)測(cè)板JTAG適配器適配器/仿真器仿真器并口并口/網(wǎng)卡網(wǎng)卡JTAG:joint test action groupJTAG特點(diǎn) 可重復(fù)利用JTAG硬件測(cè)試接口 可訪問系統(tǒng)狀態(tài)和內(nèi)核狀態(tài) 可調(diào)試“裸”目標(biāo)系統(tǒng) 可在任意地方設(shè)置斷點(diǎn) 不需要UART通信制造測(cè)試 故障模型：軟件測(cè)試與制造測(cè)試故障模型：軟件測(cè)試與制造測(cè)試 固定固定0/1模型模型 組合網(wǎng)絡(luò)測(cè)試組合網(wǎng)絡(luò)

30、測(cè)試 時(shí)序網(wǎng)絡(luò)測(cè)試時(shí)序網(wǎng)絡(luò)測(cè)試 掃描鏈掃描鏈 JTAG故障和故障模型故障：集成電路不能正常工作。故障模型：物理缺陷的邏輯等效。邏輯門故障模型 固定值邏輯：所有缺陷都表現(xiàn)為邏輯門層次上線網(wǎng)的邏輯值被固定為0或者1。表示：s-a-1, s-a-0。 橋接 掃描路徑法 掃描路徑法是一種規(guī)則的可測(cè)試性設(shè)計(jì)方法，適用于時(shí)序電路。其設(shè)計(jì)思想是把電路中的關(guān)鍵節(jié)點(diǎn)連接到一個(gè)移位寄存器上，當(dāng)作為掃描路徑的移位寄存器處于串入/并出狀態(tài)時(shí)，可以用來預(yù)置電路的狀態(tài)。當(dāng)作為掃描路徑的移位寄存器處于并入/串出狀態(tài)時(shí)，可以把內(nèi)部節(jié)點(diǎn)的狀態(tài)依次移出寄存器鏈。 Scan: Mux-D Flip-flop 掃描鏈scan cha

31、ins JTAG 目的：由于表面貼裝技術(shù)以及高密度封裝(BGA)的使用，使得PCB的密度越來越高，以往的針床測(cè)試法變得越來越不易使用。為了簡(jiǎn)化測(cè)試過程、統(tǒng)一測(cè)試方式，IEEE制訂了邊界掃描標(biāo)準(zhǔn)。 概念：利用四線接口掃描所有的管腳。 邊界掃描（Boundary Scan) 邊界掃描是歐美一些大公司聯(lián)合成立的一個(gè)組織聯(lián)合測(cè)試行動(dòng)小組（JTAG）為了解決PCB板上芯片與芯片之間互連測(cè)試而提出的一種解決方案。由于該方案的合理性，它于1990年被IEEE采納而成為一個(gè)標(biāo)準(zhǔn)，即IEEE1149.1。邊界掃描是在芯片的每一個(gè)輸入輸出引腳上增加一個(gè)存儲(chǔ)單元，然后再將這些存儲(chǔ)單元連成一個(gè)掃描通路，從而構(gòu)成一條掃描鏈。由于這條掃描鏈分布在芯片的邊緣，故稱為邊緣掃描。 JTAGJTAGJTAGJTAG設(shè)計(jì)示例：鬧鐘(需求表格) 名稱名稱鬧鐘鬧鐘 目的目的有鬧鐘的有鬧鐘的24小時(shí)制數(shù)字鐘小時(shí)制數(shù)字鐘 輸入輸入6按鈕：設(shè)時(shí)間、鬧鈴、時(shí)、分，鬧鈴開關(guān)按鈕：設(shè)時(shí)間、鬧鈴、時(shí)、分，鬧