基于Verilog HDL的CMOS圖像敏感器驅(qū)動電路設(shè)計

1、    基于Verilog HDL的CMOS圖像敏感器驅(qū)動電路設(shè)計        李承東 趙 剡 王子亮 時間:2008年09月08日     字 體: 大 中 小        關(guān)鍵詞:            摘 要:關(guān)鍵詞: Verilog HD

2、L  STAR250  CMOS  圖像敏感器     CMOS圖像敏感器是近年來興起的一類固態(tài)圖像傳感器。CMOS圖像敏感器具有低成本、低功耗(是CCD功耗的簡單的數(shù)字接口、隨機(jī)訪問、運(yùn)行簡易(單一的CMOS兼容電池供給)、高速率(可大于1000幀/秒)、體積小以及通過片上信號處理電路可以實現(xiàn)智能處理功能等特點而得到廣泛應(yīng)用。有些CMOS圖像敏感器具有標(biāo)準(zhǔn)的I2C總線接口,可方便應(yīng)用到系統(tǒng)中。有些沒有這類總線接口電路的專用CMOS圖像敏感器需要增加外部驅(qū)動電路。由于CMOS敏感器的驅(qū)動信號絕大部分是數(shù)字信號,因此可采用FP

3、GA通過Verilog HDL語言編程產(chǎn)生驅(qū)動時序信號。Verilog HDL語言是IEEE標(biāo)準(zhǔn)的用于邏輯設(shè)計的硬件描述語言,具有廣泛的邏輯綜合工具支持,簡潔易于理解。本文就STAR250這款CMOS圖像敏感器,給出使用Verilog HDL語言設(shè)計的邏輯驅(qū)動電路和仿真結(jié)果。1 CMOS圖像敏感器STAR2501 2 STAR250時序信號    STAR250通過兩個步驟完成圖像的采集。第一步是逐行掃描RESET像素。行內(nèi)像素RESET后,本行自上一次RESET或讀出后積累的所有光敏電荷被排空。從RESET行像素開始新的曝光周期。第二步是本次曝光周期數(shù)

4、據(jù)讀出。以電壓的形式讀出,然后經(jīng)過ADC轉(zhuǎn)換為數(shù)字量。由于電荷采用排出式讀取,CMOS圖像敏感器的像素讀出不可恢復(fù),讀取過程也相當(dāng)于RESET像素,所以CMOS敏感器行RESET的速度與讀取速度一樣。    STAR250通過三個指針標(biāo)定整個圖像地址:Yrd當(dāng)前掃描行,Yrst當(dāng)前RESET行,Xrd當(dāng)前讀出像素。這三個指針都有相應(yīng)的移位寄存器,通過設(shè)置這三個寄存器的初始值可以調(diào)整采集窗口的大小和位置。圖像采集的流程圖如圖2。每秒鐘的圖像幀數(shù)通過設(shè)置Yrd和Yrst進(jìn)行控制,曝光周期也由這兩個量控制。這個時間量可以用空間距離(行距)表示,定義DelayLines=

5、|Yrst-Yrd+1|。由于每一行的RESET和讀取時間是固定的,所以DelayLines如果固定那么幀率也就固定了。將DelayLines轉(zhuǎn)換成像素的有效積分時間(曝光時間),是將DelayLines乘以讀取一行像素所用的時間。讀取一行像素所用的時間由四部分組成:(1)行中有效像素的個數(shù)(由行的長度定義);(2)讀取一個像素所用的時間;(3)像素累積電荷轉(zhuǎn)換為數(shù)字量的時間;(4)選擇新一行所用的時間。例如在主時鐘頻率為12MHz時,像素的輸出頻率為主時鐘的二分頻6MHz,因此一行像素所需要的時間為再加上換行所需時間,一行像素的讀取時間大約90s左右。因此可以根據(jù)這個時間設(shè)置DelayLin

6、es來控制曝光時間。 3 Verilog HDL驅(qū)動時序設(shè)計    經(jīng)過以上分析可知,CMOS圖像敏感器采集時可以分為RESET過程和采集過程。時間上兩個過程是獨(dú)立的,如圖3。但在FPGA內(nèi)部處理這兩部分的電路物理上是同時存在,因此必須將相應(yīng)的信號通過置標(biāo)志位的方法置為有效或無效。      STAR250所需數(shù)字驅(qū)動信號共28個,其中SELECT信號在正常使用時,直接接PCB板的Vcc。因此需FPGA控制的驅(qū)動信號有27個。根據(jù)采集過程可以把信號劃分為列放大器信號?熏包括CAL、Reset、Lr、S、R、LdY。

7、這6個信號在每一行的初始化部分都要用到,因此可以編寫到一個模塊(ColControl)中;模式信號(PaternCtrl)模塊用來設(shè)置CMOS敏感器的工作模式及初始地址,包括G0、G1、BitInvert和Addr?眼8?押0?演共12個信號。其中G0、G1用來設(shè)計輸出的放大倍數(shù),BitInvert用于將輸出取反,Addr8:0則設(shè)置采集的起始地址;行讀出信號控制模塊(YlCtrl)產(chǎn)生行讀出地址的同步信號SyncYl及時鐘驅(qū)動信號ClkYl;行RESET信號控制模塊(YrCtrl)產(chǎn)生行RESET地址的同步信號SyncYr及時鐘驅(qū)動信號ClkYr;像素控制模塊(RowCtrl)產(chǎn)生行內(nèi)像素初

8、始地址的裝載信號LdX及同步信號SyncX;行內(nèi)時鐘信號模塊(RowClk)產(chǎn)生列內(nèi)像素的時鐘驅(qū)動CLKX、ADC驅(qū)動時鐘信號CLkAdc及輸出三態(tài)控制信號TriAdc。系統(tǒng)的輸入信號為主時鐘CLK、EosX行內(nèi)像素結(jié)尾信號、EosYl幀內(nèi)行結(jié)尾信號、EosYr幀內(nèi)RESET行結(jié)尾信號、芯片的RESET信號。經(jīng)過這樣劃分后的模塊化Verilog程序就比較易寫了。經(jīng)過頂層模塊綜合生成的網(wǎng)表如圖4。布線仿真時序圖如圖5,其中時鐘信號過于密集變成黑色帶狀,同樣輸出時鐘ClkX及ClkAdc也是黑色帶狀。在時序上ClkX與ClkAdc是反相關(guān)系,在TriAdc保持低電平時輸出有效。所設(shè)計的驅(qū)動信號仿真

9、波形與理論波形十分符合。這樣就完成了STAR250的時序驅(qū)動電路設(shè)計。       使用Verilog語言設(shè)計時序邏輯具有很高的效率。結(jié)合CMOS敏感器特性可以方便地開發(fā)出驅(qū)動時序電路。但必須對CMOS圖像敏感器的信號分析準(zhǔn)確,正確分離那些獨(dú)立的信號和共用的信號,用時序邏輯設(shè)計驅(qū)動信號,用組合邏輯實現(xiàn)不同采集過程時間上的分離。布線延遲是必須考慮的,采用流水線技術(shù)可以預(yù)測延遲,保證信號的正確性。雖然文中并未給出像素ADC輸出的存儲電路,但實際上直接使用TriAdc信號作為SRAM的片選,ClaAdc的低電平作為寫信號,SRAM的地址在ClkAdc的上升沿增加、下降沿寫入。這樣就可以完成圖像數(shù)據(jù)的存儲。以上Verilog 程序在FL