一位二進(jìn)制全減器設(shè)計(jì)

1、學(xué)生姓名：學(xué)號(hào)：6100208089專業(yè)班級(jí)：電子 081實(shí)驗(yàn)類型： 驗(yàn)證 口綜合設(shè)計(jì) 口創(chuàng)新實(shí)驗(yàn)日期：2010-10-14 實(shí)驗(yàn)成績(jī)：實(shí)驗(yàn)一 1 位二進(jìn)制全減器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?） 熟悉實(shí)驗(yàn)設(shè)備和軟件，掌握 Quartus II 的 VHDL 文本設(shè)計(jì)及原理圖設(shè) 計(jì)全過程；2） 熟悉簡(jiǎn)單組合電路的設(shè)計(jì)，掌握系統(tǒng)仿真，學(xué)會(huì)分析硬件測(cè)試結(jié)果；二、實(shí)驗(yàn)內(nèi)容與要求1） 完成一位二進(jìn)制全減器的設(shè)計(jì)，用 LED 顯示輸出結(jié)果；2） 用分層設(shè)計(jì)的方法設(shè)計(jì)，頂層為全減器（文本輸入法），底層為半減器（原理圖輸入法）和邏輯門組成；3） 自行完成設(shè)計(jì)與仿真、波形分析、下載與硬件測(cè)試等全過程，驗(yàn)證設(shè) 計(jì)是否正確；三

2、、設(shè)計(jì)思路/原理圖首先根據(jù)一位二進(jìn)制半減器運(yùn)行原理，列出半減器真值表（如圖一所示）.并由真值表設(shè)計(jì)出半減器原理圖（如圖二），根據(jù)全減器真值表（圖三）可用兩 個(gè)半減器和一個(gè)或門組成一位二進(jìn)制全減器。absoco0000 I01111010 :1100圖一半減器真值表南昌大學(xué)實(shí)驗(yàn)報(bào)告圖二半減器原理圖abccoutsub0000000111010110111010001101001100011111圖三全減器真值表圖四 由半減器組成的全減器原理圖四、實(shí)驗(yàn)程序（頂層程序參考 EDA 教材 88 頁一位二進(jìn)制全加器頂層文本設(shè)計(jì)）底層（原理圖輸入） 半加器連接圖：A XOf、?arpraxx FL頂層(文

3、本輸入)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_m ISPORT (ai n,b in ,ci n :INSTD_LOGIC; cout,sub:OUTSTD_LOGIC);END ENTITY f_m;ARCHITECTURE one OF f_m ISCOMPONENT h m-1 位二進(jìn)制全減器頂層描述-定義 f_m 實(shí)體-描述結(jié)構(gòu)體-定義 h m 各引腳定義或門:Eh Quaikuif 11 一 E;/-*?習(xí)- r_ -IUEZB.Ldr*lE&li- E.-lj 1 Vi i* broj tct PLOctsELO

4、f：lools lindwPORT ( a,b : IN STD_LOGIC ; co,so : OUT STD_LOGIC) ;END COMPONENT ;COMPONENT or2aPORT (a,b : IN STD_LOGIC; c : OUTSTD_LOGIC) ;END COMPONENT ;SIGNAL d,e,f : STD_LOGIC ; BEGINu1 : h_m PORT MAP (a=ain, b=bin,co=d, so=e) ;u2 : h_m PORT MAP (a=e, b=cin, co=f, so=sub);u3 : or2a PORT MAP (a=d,

5、 b=f, c=cout);END ARCHITECTURE one ;-結(jié)束結(jié)構(gòu)體描述五、實(shí)驗(yàn)步驟1.建立工作庫文件夾和編輯設(shè)計(jì)文件1)在 D 盤新建立一個(gè)文件夾命名為 f_m，選擇 ACEX1K 芯片，保存 下面的工程文件；2)打開 quartus II，選擇菜單 FilefNew Block diagram/schematic file，點(diǎn)擊 OK 輸入半減器原理圖，保存為 h_m.bdf 并選擇菜單 filefcreate/updatefcreate VHDL component declaration files for current file2.選擇菜單 File New Blo

6、ck diagram/schematic file ，點(diǎn)擊 OK 定義 或門，保存為 or2a.bdf 并選擇菜單 filefcreate/updatefcreate VHDL componentdeclaration files for current file3.選擇菜單 File NewVHDLfile，點(diǎn)擊 OK 后在打開的界面下輸入已設(shè) 計(jì)的程序，保存為 f_m.vhd；4.對(duì) f_m.vhd 進(jìn)行編譯5.創(chuàng)建仿真文件 f_m.vwf, 將所有引腳拉入仿真文件，設(shè)定 end time 以及 ain ，bin ， cin 輸入值，進(jìn)行仿真6.選擇 assignments pins 設(shè)置

7、各引腳，并編譯；7.下載程序，驗(yàn)證實(shí)驗(yàn)結(jié)果；六、仿真波形分析下圖為實(shí)驗(yàn)所得的波形圖：-定義 or2a 各引腳- 定義信號(hào) d,e,f 的類型-描述底層各元件的連接對(duì)實(shí)驗(yàn)所得的波形圖作如上標(biāo)記，可以得到下表:區(qū)間ainbincincoutsubLED6LED5a-b00000滅滅b-c00111亮亮c-d01011亮亮d-e01110亮滅e-f10001滅亮f-g10100滅滅g-h11000滅滅h-i11111亮亮數(shù)碼管 LED6、LED5 分別顯示 cout 和 sub 的值，亮為 1 滅為 0。cin 為下一位 借位情況，cout 為本位輸出，sub 為向上借位的值，由上表可知，仿真結(jié)果與

8、理 論值（全減器真值表）一致，故仿真成功。由仿真波形圖可知，cout、sub 在實(shí)際仿真中存在延遲和毛刺的現(xiàn)象，但并不影響仿真的結(jié)果。七、硬件測(cè)試引腳鎖定：ain 鎖定為 53，bin 鎖定為 54，cin 鎖定為 55，cout 鎖定為 207, sub鎖定為 204輸出結(jié)果由 LED 燈顯示，燈亮為“1”燈滅為“ 0”根據(jù)全減器真值表依 次輸入ain、bin、cin 的值“ 000”“111”，通過硬件測(cè)試，LED 燈顯示結(jié)果與全減器真值表中 cout、sub 的值相符，硬件測(cè)試成功。八、實(shí)驗(yàn)小結(jié)對(duì) VHDL 語言還不太熟悉，在底層原理圖設(shè)計(jì)中誤將或非門當(dāng)做或門使用導(dǎo)致仿真結(jié)果失敗，其次對(duì)于軟件的不熟悉導(dǎo)致整個(gè)實(shí)驗(yàn)操作進(jìn)行緩慢，下載時(shí)由于儀器問