《超大規(guī)模集成電路設(shè)計(jì)》考試習(xí)題(含答案)完整版

1、1集成電路的發(fā)展過(guò)程經(jīng)歷了哪些發(fā)展階段？劃分集成電路的標(biāo)準(zhǔn)是什么？集成電路的發(fā)展過(guò)程: 小規(guī)模集成電路(Small Scale IC，SSI) 中規(guī)模集成電路(Medium Scale IC，MSI) 大規(guī)模集成電路(Large Scale IC，LSI) 超大規(guī)模集成電路(Very Large Scale IC，VLSI) 特大規(guī)模集成電路(Ultra Large Scale IC，ULSI) 巨大規(guī)模集成電路(Gigantic Scale IC，GSI）2超大規(guī)模集成電路有哪些優(yōu)點(diǎn)？1. 降低生產(chǎn)成本 VLSI減少了體積和重量等,可靠性成萬(wàn)倍提高,功耗成萬(wàn)倍減少.2.提高工作速度 VLSI

2、內(nèi)部連線很短,縮短了延遲時(shí)間.加工的技術(shù)越來(lái)越精細(xì).電路工作速度的提高,主要是依靠減少尺寸獲得.3. 降低功耗 芯片內(nèi)部電路尺寸小,連線短,分布電容小,驅(qū)動(dòng)電路所需的功率下降.4. 簡(jiǎn)化邏輯電路 芯片內(nèi)部電路受干擾小,電路可簡(jiǎn)化.5.優(yōu)越的可靠性 采用VLSI后，元件數(shù)目和外部的接觸點(diǎn)都大為減少，可靠性得到很大提高。 6.體積小重量輕7.縮短電子產(chǎn)品的設(shè)計(jì)和組裝周期 一片VLSI組件可以代替大量的元器件,組裝工作極大的節(jié)省,生產(chǎn)線被壓縮,加快了生產(chǎn)速度.3簡(jiǎn)述雙阱CMOS工藝制作CMOS反相器的工藝流程過(guò)程。1、形成N阱 2、形成P阱 3、推阱 4、形成場(chǎng)隔離區(qū) 5、形成多晶硅柵 6、形成硅化

3、物 7、形成N管源漏區(qū) 8、形成P管源漏區(qū) 9、形成接觸孔 10、形成第一層金屬 11、形成第一層金屬 12、形成穿通接觸孔 13、形成第二層金屬 14、合金 15、形成鈍化層 16、測(cè)試、封裝，完成集成電路的制造工藝4 在VLSI設(shè)計(jì)中，對(duì)互連線的要求和可能的互連線材料是什么？互連線的要求 低電阻值：產(chǎn)生的電壓降最?。恍盘?hào)傳輸延時(shí)最?。≧C時(shí)間常數(shù)最小化）與器件之間的接觸電阻低長(zhǎng)期可靠工作可能的互連線材料金屬（低電阻率），多晶硅（中等電阻率），高摻雜區(qū)的硅(注入或擴(kuò)散)（中等電阻率）5在進(jìn)行版圖設(shè)計(jì)時(shí)為什么要制定版圖設(shè)計(jì)規(guī)則？片集成電路上有成千上萬(wàn)個(gè)晶體管和電阻等元件以及大量的連線。描述這些

4、基本單元的版圖，是一系列幾何圖形有規(guī)則的排列。為了保證由這些基本單元及其相互連線構(gòu)成的版圖能夠在工藝線上生產(chǎn)出來(lái)，必須制定版圖設(shè)計(jì)規(guī)則。在芯片尺寸盡可能小的前提下，使得即使存在工藝偏差也可以正確的制造出IC，盡可能地提高電路制備的成品率。6 版圖驗(yàn)證和檢查主要包括哪些方面？DRC(Design Rule Check)：幾何設(shè)計(jì)規(guī)則檢查；對(duì)IC的版圖做幾何空間檢查，保證能在特定的工藝條件下實(shí)現(xiàn)所設(shè)計(jì)的電路，并保證一定的成品率；ERC(Electrical Rule Check)：電學(xué)規(guī)則檢查；檢查電源(power)/地(ground)的短路，浮空的器件和浮空的連線等指定的電氣特性；LVS(Loy

5、out versus Schematic)：網(wǎng)表一致性檢查；將版圖提出的網(wǎng)表和原理圖的網(wǎng)表進(jìn)行比較，檢查電路連接關(guān)系是否正確，MOS晶體管的長(zhǎng)/寬尺寸是否匹配，電阻/電容值是否正確等；LPE(Layout Parameter Extraction)：版圖寄生參數(shù)提??；從版圖中提取晶體管的尺寸、結(jié)點(diǎn)的寄生電容、連線的寄生電阻等參數(shù)，并產(chǎn)生SPICE格式的網(wǎng)表，用于后仿真驗(yàn)證；POSTSIM：后仿真，檢查版圖寄生參數(shù)對(duì)設(shè)計(jì)的影響；提取實(shí)際版圖參數(shù)、電阻、電容，生成帶寄生量的器件級(jí)網(wǎng)表，進(jìn)行開(kāi)關(guān)級(jí)邏輯模擬或電路模擬，以驗(yàn)證設(shè)計(jì)出的電路功能的正確性和時(shí)序性能等，并產(chǎn)生測(cè)試向量。7版圖設(shè)計(jì)規(guī)則是根據(jù)什么

6、制定出來(lái)的？為什么說(shuō)它是集成電路的性能和集成度與成品率之間的折衷？從圖形如何精確地光刻到芯片上出發(fā)，可以確定一些對(duì)幾何圖形的最小尺寸限制規(guī)則，這些規(guī)則被稱為設(shè)計(jì)規(guī)則。設(shè)計(jì)規(guī)則是電路性能和成品率之間的折中，設(shè)計(jì)規(guī)則保守則成品率高，但電路面積大、性能差一些；設(shè)計(jì)規(guī)則激進(jìn)，則電路性能好、面積小，但成品率低。8簡(jiǎn)述l設(shè)計(jì)規(guī)則與微米設(shè)計(jì)規(guī)則各自的優(yōu)缺點(diǎn)？以l為單位：把大多數(shù)尺寸（width，space等等）約定為l的倍數(shù) l與工藝線所具有的工藝分辨率有關(guān)，是線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏差，一般等于柵長(zhǎng)度的一半。 優(yōu)點(diǎn)：版圖設(shè)計(jì)獨(dú)立于工藝和實(shí)際尺寸，改變l值就可以得到不同的設(shè)計(jì)規(guī)則

7、； 缺點(diǎn)：容易造成芯片面積浪費(fèi)和工藝難度增加；以微米為單位：現(xiàn)代IC設(shè)計(jì)普遍采用的方法，每個(gè)尺寸之間沒(méi)有必然的比例關(guān)系，提高每一尺寸的合理程度；簡(jiǎn)化度不高。9標(biāo)準(zhǔn)單元法與門(mén)陣列法比較有何優(yōu)點(diǎn)和缺點(diǎn)？標(biāo)準(zhǔn)單元法與門(mén)陣列法比較有明顯的優(yōu)點(diǎn)：(1)芯片面積的利用率比門(mén)陣列法要高。芯片中沒(méi)有無(wú)用的單元，也沒(méi)有無(wú)用的晶體管。(2)可以保證100的連線布通率。(3)單元可以根據(jù)設(shè)計(jì)要求臨時(shí)加以特殊設(shè)計(jì)并加入庫(kù)內(nèi)，因而可以得到較佳的電路性能。(4)可以與全定制設(shè)計(jì)法相結(jié)合功能塊。在芯片內(nèi)放入經(jīng)編譯得到的宏單元或人工設(shè)計(jì)的功能塊。標(biāo)準(zhǔn)單元法也存在缺點(diǎn)和問(wèn)題；(1)原始投資大。單元庫(kù)的開(kāi)發(fā)需要投入大量的人力物力

8、；當(dāng)工藝變化時(shí)，單元的修改工作需要付出相當(dāng)大的代價(jià)。因而如何建立一個(gè)在比較長(zhǎng)的時(shí)間內(nèi)能適應(yīng)技術(shù)發(fā)展的單元庫(kù)是一個(gè)突出問(wèn)題。(2)成本較高。由于掩膜版帶要全部定制，芯片的加工也要經(jīng)過(guò)全過(guò)程，因而成本較高。因此只有芯片產(chǎn)量達(dá)到某一定額(幾萬(wàn)至十幾萬(wàn))，其成本才可接受。10隨著工藝進(jìn)入深亞微米，IC器件的物理實(shí)現(xiàn)出現(xiàn)了哪些方面的變化？隨著工藝進(jìn)入深亞微米，IC器件的物理實(shí)現(xiàn)出現(xiàn)了以下3個(gè)方面的變化：(1)邏輯單元的幾何尺寸和邏輯單元之間的距離隨著特征尺寸的減小而減小，從而使總延時(shí)減小。(2)由于特征尺寸的減小，導(dǎo)線電阻增加。為了抵消導(dǎo)線橫向尺寸的減小，導(dǎo)線側(cè)向尺寸即厚度被適度增加，以使導(dǎo)線電阻的增加

9、不至于過(guò)大，從而導(dǎo)致縱向分布電容和邊緣分布電容的增加，這兩種分布電容都具有導(dǎo)致導(dǎo)線間耦合的性質(zhì)。(3)連線延時(shí)(主要是側(cè)向分布電容和邊緣分布電容引入的延時(shí))在總延時(shí)中占據(jù)了主導(dǎo)地位，而輸入延時(shí)也由于工作頻率的提高而變得不容忽視。11 FPGA與CPLD有何相似之處和不同之處？FPGA是CPLD的一個(gè)發(fā)展最快的分支,復(fù)雜的可編程邏輯器件CPLD是由PLD或GAL發(fā)展而來(lái). CPLD延伸出兩大分支,即可擦除可編程的邏輯器件EPLD和現(xiàn)場(chǎng)可編程門(mén)陣列器件FPGA.1. CPLDFPGA內(nèi)部結(jié)構(gòu)ProducttermLookup Table程序存儲(chǔ)內(nèi)部EEPROMSRAM，外掛EEPROM資

10、源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場(chǎng)合完成控制邏輯能完成比較復(fù)雜的算法速度慢快其他資源EAB，鎖相環(huán)保密性可加密一般不能保密2.FPGA采用SRAM進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，需在FPGA外加EPROM，將配置數(shù)據(jù)寫(xiě)入其中，系統(tǒng)每次上電自動(dòng)將數(shù)據(jù)引入SRAM中。CPLD器件一般采用EEPROM存儲(chǔ)技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不會(huì)丟失，適于數(shù)據(jù)的保密。3.FPGA器件含有豐富的觸發(fā)器資源，易于實(shí)現(xiàn)時(shí)序邏輯，如果要求實(shí)現(xiàn)較復(fù)雜的組合電路則需要幾個(gè)CLB結(jié)合起來(lái)實(shí)現(xiàn)。CPLD的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能

11、，但觸發(fā)器資源相對(duì)較少。4.FPGA為細(xì)粒度結(jié)構(gòu)，CPLD為粗粒度結(jié)構(gòu)。5.FPGA為非連續(xù)式布線，CPLD為連續(xù)式布線。12可測(cè)試性設(shè)計(jì)的對(duì)象是什么？為什么要從事VLSI的可測(cè)試性設(shè)計(jì)？電路的可控制性和可觀察性。Pin數(shù)目有限，大量芯片內(nèi)部的信息無(wú)法訪問(wèn)。在盡可能少地增加附加引線腳和附加電路，并使芯片性能損失最小的情況下，滿足電路可控制性和可觀察性的要求。13 為什么說(shuō)MOS管的工作速度與成反比？提高M(jìn)OS管的工作速度方法有哪些？（見(jiàn)18題答案）電子從源極運(yùn)動(dòng)到漏極所需的時(shí)間（MOS管的切換時(shí)間）： 14某CMOS電路負(fù)載電容近似等于，為標(biāo)準(zhǔn)反相器柵電容。已知標(biāo)準(zhǔn)反相器的平均延遲時(shí)間。試求：

12、（1）用標(biāo)準(zhǔn)反相器直接驅(qū)動(dòng)負(fù)載電容的延遲時(shí)間。（2）用逐級(jí)放大反相器直接驅(qū)動(dòng)負(fù)載電容的最小延遲時(shí)間。15什么是可測(cè)性設(shè)計(jì)？可測(cè)性設(shè)計(jì)包括哪些技術(shù)？可測(cè)試性包括哪些重要方面？ 可測(cè)性設(shè)計(jì): 在盡可能少地增加附加引線腳和附加電路，并使芯片性能損失最小的情況下，滿足電路可控制性和可觀察性的要求。可測(cè)性設(shè)計(jì)技術(shù)：主要包括分塊測(cè)試技術(shù)、掃描測(cè)試技術(shù)、特征量分析分塊測(cè)試技術(shù)、邊界掃描分塊測(cè)試技術(shù)等?？蓽y(cè)試性的三個(gè)重要方面：故障模型的提?。簩㈦娐肥С橄鬄楣收夏Ｐ?。測(cè)試生成：產(chǎn)生驗(yàn)證電路的一組測(cè)試矢量。測(cè)試設(shè)計(jì)：考慮測(cè)試效率問(wèn)題，加入適當(dāng)?shù)母郊舆壿嫽螂娐芬蕴岣咝酒臏y(cè)試效率。16目前VLSI系統(tǒng)設(shè)計(jì)普遍采用

13、的方法是什么？它的基本思想什么？試列舉幾種設(shè)計(jì)方法。 可編程邏輯器件設(shè)計(jì)方法（PLD方法）。用戶通過(guò)生產(chǎn)商提供的通用器件自行進(jìn)行現(xiàn)場(chǎng)編程和制造，或者通過(guò)對(duì)與或矩陣進(jìn)行掩膜編程，得到所需的專用集成電路。PLA、PAL和GALFPGA和CPLD17半定制設(shè)計(jì)方法可分為哪幾種方法？它們各自的特點(diǎn)和不足之處是什么？半定制的設(shè)計(jì)方法分為門(mén)陣列（GA：Gate Array）法和門(mén)海（GS：Sea of Gates）法兩種。門(mén)陣列方法的設(shè)計(jì)特點(diǎn)：設(shè)計(jì)周期短，設(shè)計(jì)成本低，適合設(shè)計(jì)適當(dāng)規(guī)模、中等性能、要求設(shè)計(jì)時(shí)間短、數(shù)量相對(duì)較少的電路。不足：設(shè)計(jì)靈活性較低；門(mén)利用率低；芯片面積浪費(fèi)。門(mén)海方法的設(shè)計(jì)特點(diǎn)：門(mén)利用率高，集成密度大，布線靈活，保證布線布通率。不足：仍有布線通