各大公司數(shù)字電路筆試試題

1、1同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）2、什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。電路設(shè)計可分類爲(wèi)同步電路和非同步電路設(shè)計。同步電路利用時鐘脈衝使其子系統(tǒng)同步運作,而非同步電路不使用時鐘脈衝做同步，其子系統(tǒng)是使用特殊的開始”和 完成”信號使之同步。由於非同步電路具有下列優(yōu)點-無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性-因此近年來對非同步電路研究增加快速，論文發(fā)表數(shù)以倍增，而IntelPentium 4處理器設(shè)計，也開始採用非同步電路設(shè)計。3、什么是”線與"邏輯，要實現(xiàn)它

2、，在硬件特性上有什么具體要求？（漢王筆試）線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用0C門來實現(xiàn)（漏極或者集電極開路），由于不用0C門可能使灌電流過大，而燒壞邏輯門，同時在輸出端口應(yīng)加一個上拉電阻。（線或則是下拉電阻）4、什么是 Set up和Holdup時間？（漢王筆試）5、setup和hold up時間，區(qū)別.（南山之橋）6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。（未知）7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛 VIA 2003.11.06 上海筆試試題）Setup/hold time

3、是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前， 數(shù)據(jù)穩(wěn)定不變的時間。 輸入信號應(yīng)提前時鐘上升沿 （如上升沿有效）T時間到達(dá)芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘 信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時間（Setup Time）和保持時間（Hold time ）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保 持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)

4、信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時 間裕量和保持時間裕量。（仕蘭微電子）8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。9、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫競 爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一 是添加布爾式的消去項，二是在芯片外部加電容。1、

5、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）2、什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。3、什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用0C門來實現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。同時在輸出端口應(yīng)加一個上拉電阻。4、什么是Setup 和Holdup 時間？（漢王筆試）5 、 setup 和 holdup 時間 ,區(qū)別 .（南山之橋）6 、解釋 setup time 和 hold time 的定義和在時

6、鐘信號延遲時的變化。（未知）7 、解釋 setup 和 hold time violation，畫圖說明，并說明解決辦法。（威盛 VIA2003.11.06上海筆試試題）Setup/hold time是測試芯片對輸入信號和時鐘信號之間的時間要求。 建立時間是指觸發(fā) 器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿（如上 升沿有效） T 時間到達(dá)芯片，這個 T 就是建立時間 -Setup time. 如不滿足 setup time,個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后， 數(shù)據(jù)穩(wěn)定不變的時

7、間。 如果 hold time夠，數(shù)據(jù)同樣不能被打入觸發(fā)器 .建立時間 （Setup Time） 和保持時間（ Hold time ）。DFF 將不能正確地立時間是指在時鐘邊沿前，數(shù)據(jù)信 號需要保持不變的時間。保持時間是指時鐘跳變邊沿后 數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么 采樣到數(shù)據(jù)，將會出現(xiàn) metastability 的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時 間均超過建立和保持時 間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。8 、說說對數(shù)字邏輯中的競爭和冒險的理解， 并舉例說明競爭和冒險怎樣消除。 （仕蘭微 電 子）9、什么是競爭與冒險現(xiàn)象？怎樣判

8、斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致 叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決 方法：一是添加布爾式的消去項，二是在芯片外部加電容。10 、你知道那些常用邏輯電平？ TTL 與 COMS 電平可以直接互連嗎？（漢王筆試）常用邏輯電平： 12V ，5V ，3.3V ；TTL 和 CMOS 不可以直接互連， 由于 TTL 是在 0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到 CMOS 需要在輸出端口加一上拉電阻接到 5V 或者 i2

9、V 。11 、如何解決亞穩(wěn)態(tài)。（飛利浦大唐筆試）亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。12、IC 設(shè)計中同步復(fù)位與 異步復(fù)位的區(qū)別。（南山之橋）13、MOORE 與 MEELEY 狀態(tài)機的特征。（南山之橋）14、多時域設(shè)計中 , 如何處理信號跨時域。（南山之橋）15 、給了 reg 的 setup,hold 時間， 求中間組合邏輯的 delay

10、范圍。（飛利浦大唐筆試）Delay < period - setup ? hold16、時鐘周期為T,觸發(fā)器D1的建立時間最大為 Timax，最小為Timin。組合邏輯電路最大延遲為 T2max, 最小為 T2min 。問，觸發(fā)器 D2 的建立時間 T3 和保持時間應(yīng)滿足什么條件。（華為）i7 、給出某個一般時序電路的圖， 有 Tsetup,Tdelay,Tck->q, 還有 clock 的 delay, 寫出決定最大時鐘的因素，同時給出表達(dá)式。（威盛 VIA 2003.ii.06 上海筆試試題）i8 、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛 VIA 2003.ii.06 上海筆試

11、試題）19 、一個四級的 Mux, 其中第二級信號為關(guān)鍵信號 如何改善 timing 。（威盛VIA2003.11.06 上海筆試試題）20 、給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵路徑。（未知）21 、邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點），全加器等等。（未知）22 、卡諾圖寫出邏輯表達(dá)使。（威盛 VIA 2003.11.06上海筆試試題）23、化簡 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）24 、 please show the CMOS in

12、verter schmatic,layout and its cross sectionwithP-well process.Plot its transfer curve (Vout-Vin) And also explain the operationregion of PMOS and NMOS for each segment of the transfer curve?威盛筆試題 circuit design-beijing-03.11.0925 、 To design a CMOS invertor with balance rise and fall time,please de

13、fine theration of channel width of PMOS and NMOS and explain?26 、為什么一個標(biāo)準(zhǔn)的倒相器中 P 管的寬長比要比 N 管的寬長比大？（仕蘭微電子）27 、用 mos 管搭出一個二輸入與非門。（揚智電子筆試）28 、 please draw the transistor level schematic of a cmos 2 input AND gate andexplain which input has faster response for output rising edge.(less delaytime) 。(威盛筆試題

14、circuit design-beijing-03.11.0929 、畫出 NOT,NAND,NOR 的符號， 真值表， 還有 transistor level的電路。 （ Infineon筆試）30 、畫出 CMOS 的圖，畫出 tow-to-one mux gate。(威盛 VIA 2003.11.06上海筆科廣試題）。（飛利浦大唐筆試）34 、畫出 CMOS 電路的晶體管級電路圖，實現(xiàn) Y=A*B+C（D+E） 。（仕蘭微電子）35 、利用 4 選 1 實現(xiàn) F(x,y,z)=xz+yz。'（未知）36 、給一個表達(dá)式 f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非

15、門實現(xiàn)（實際上就是化簡）。37 、給出一個簡單的由多個 NOT,NAND,NOR 組成的原理圖，根據(jù)輸入波形畫出各點波形。（ Infineon 筆試）38 、為了實現(xiàn)邏輯（ A XOR B）OR （C AND D ），請選用以下邏輯中的一種，并說明為什么？ 1）INV 2 ）AND 3 ）OR 4 ）NAND 5 ）NOR 6 ）XOR 答案： NAND （未知）39 、用與非門等設(shè)計全加法器。華為）40 、給出兩個門電路讓你分析異同。（華為）試試題）31 、用一個二選一 mux 和一個 inv 實現(xiàn)異或。（飛利浦大唐筆試）32 、畫出 Y=A*B+C 的 cmos 電路圖。33 、用邏輯們和

16、 cmos 電路實現(xiàn) ab+cd41 、42 、用簡單電路實現(xiàn)，當(dāng) A為輸入時，輸出B波形為（仕蘭微電子）A,B,C,D,E 進(jìn)行投票，多數(shù)服從少數(shù)，輸出是 F （也就是如果A,B,C,D,E中1的個 數(shù)比 多，那么F輸出為1，否則F為0），用與非門實現(xiàn)，輸入數(shù)目沒有限制。（未知）43 、用波形表示 D 觸發(fā)器的功能。（揚智電子筆試）44 、用傳輸門和倒向器搭一個邊沿觸發(fā)器。（揚智電子筆試）45 、用邏輯們畫出 D 觸發(fā)器。（威盛 VIA 2003.11.06 上海筆試試題）46 、畫出 DFF 的結(jié)構(gòu)圖 ,用 verilog 實現(xiàn)之。（威盛）47 、畫出一種 CMOS 的 D 鎖存器的電路圖

17、和版圖。（未知）48 、D 觸發(fā)器和 D 鎖存器的區(qū)別。（新太硬件面試）49 、簡述 latch 和 filp-flop 的異同。（未知）50 、 LATCH 和 DFF 的概念和區(qū)別。（未知）51 、latch 與 register 的區(qū)別 , 為什么現(xiàn)在多用 register. 行為級描述中 latch 如何產(chǎn)生的。南山之橋）52 、用 D 觸發(fā)器做個二分顰的電路 . 又問什么是狀態(tài)圖。（華為）53 、請畫出用 D 觸發(fā)器實現(xiàn) 2 倍分頻的邏輯電路？（漢王筆試）54 、怎樣用 D 觸發(fā)器、與或非門組成二分頻電路？（東信筆試）55 、How many flip-flop circuits a

18、re needed to divide by 16? (Intel) 16分頻？56 、用 filp-flop 和 logic-gate 設(shè)計一個 1 位加法器，輸入 carryin 和 current-stage輸出carryout 和 next-stage. (未知)57 、用 D 觸發(fā)器做個 4 進(jìn)制的計數(shù)。（華為）58 、實現(xiàn) N 位 Johnson Counter,N=5 。（南山之橋）15 進(jìn)制的呢？（仕59 、用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7 進(jìn)制循環(huán)計數(shù)器， 蘭微電子）60 、數(shù)字電路設(shè)計當(dāng)然必問 Verilog/VHDL ，如設(shè)計計數(shù)器。（未知）60 、數(shù)字電路設(shè)計當(dāng)

19、然必問 Verilog/VHDL ，如設(shè)計計數(shù)器。（未知）61 、BLOCKING NONBLOCKING賦值的區(qū)別。（南山之橋）62 、寫異步 D 觸發(fā)器的 verilog module 。（揚智電子筆試）module dff8(clk , reset, d, q);input clk;input reset;input 7:0 d;output 7:0 q;reg 7:0 q;always (posedge clk or posedge reset) if(reset) q <= 0;elseq <= d;endmodule 63、用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述？（

20、漢王筆試） module divide2( clk , clk_o, reset);input clk , reset;output clk_o;wire in;reg out ;always ( posedge clk or posedge reset) if ( reset) out <= 0;else out <= in;assign in = out;assign clk_o = out;endmodulea） 你所知道的可編程邏輯器64 、可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問： 件有哪些？ b） 試用 VHDL 或 VERILOG 、 ABLE 描述 8 位 D

21、 觸發(fā)器邏輯。（漢王筆試）PAL，PLD，CPLD ， FPGA 。module dff8(clk , reset, d, q);input clk;input reset;input d;output q;reg q;always (posedge clk or posedge reset) if(reset) q <= 0;else q <= d;endmodule 65、請用 HDL 描述四位的全加法器、 5 分頻電路。（仕蘭微電子）66、用VERILOG或VHDL寫一段代碼，實現(xiàn)10進(jìn)制計數(shù)器。（未知）67 、用 VERILOG 或 VHDL 寫一段代碼，實現(xiàn)消除一個 gl

22、itch 。（未知）68 、一個狀態(tài)機的題目用 verilog 實現(xiàn)（不過這個狀態(tài)機畫的實在比較差， 很容易誤解的） 。威盛 VIA 2003.11.06 上海筆試試題）69 、描述一個交通信號燈的設(shè)計。（仕蘭微電子）70 、畫狀態(tài)機，接受 1，2，5 分錢的賣報機，每份報紙 5 分錢。（揚智電子筆試）71 、設(shè)計一個自動售貨機系統(tǒng)，賣soda 水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)。1 ）畫出 fsm （有限狀態(tài)機）；（2 ）用 verilog 編程，語法要符合 fpga 設(shè)計的要求。未知）72 、設(shè)計一個自動飲料售賣機，飲料10 分錢，硬幣有 5 分和 10 分兩種，并考慮找零：1 ）畫

23、出 fsm （有限狀態(tài)機）；（2 ）用 verilog 編程，語法要符合 fpga設(shè)計的要求；3）設(shè)計工程中可使用的工具及設(shè)計大致過程。未知）0 。例如 a ：飛利浦大73 、畫出可以檢測 10010 串的狀態(tài)圖 , 并 verilog 實現(xiàn)之。（威盛）74 、用 FSM 實現(xiàn) 101101 的序列檢測模塊。（南山之橋）a 為輸入端， b 為輸出端，如果 a 連續(xù)輸入為 1101 則 b 輸出為 1 ，否則為10100100110 b：請畫出 state machine ；請用 RTL 描述其 state machine 。（未知）75 、用 verilog/vddl 檢測 stream 中的特定字符串（分狀態(tài)用狀態(tài)機寫