fpga多進制數(shù)字相位調(diào)制(MPSK)

1、武漢理工大學FPGA原理及應(yīng)用課程設(shè)計報告學 號： 課 程 設(shè) 計題 目多進制數(shù)字相位調(diào)（MPSK）學 院信息工程學院 專 業(yè)通信工程班 級 姓 名指導(dǎo)教師年月日課程設(shè)計任務(wù)書學生姓名： 專業(yè)班級： 指導(dǎo)教師： 工作單位： 題 目: 多進制數(shù)字相位調(diào)制（MPSK） 初始條件：（1） Quartus II 9.1軟件（2）課程設(shè)計輔導(dǎo)書：Xilinx FPGA 設(shè)計與實踐教程（3）先修課程：數(shù)字電子技術(shù)、模擬電子技術(shù)、通信原理要求完成的主要任務(wù):（1）掌握多進制數(shù)字相位調(diào)制（MPSK）解調(diào)原理； （2）掌握仿真軟件Quartus II的使用方法； （3）完成用FPGA對多進制數(shù)字相位調(diào)制（MPS

2、K）解調(diào)設(shè)計仿真，并對仿真結(jié)果進行分析。 時間安排：指導(dǎo)教師簽名： 年 月 日系主任（或責任教師）簽名： 年 月 日目錄摘要IAbstractII1.緒論12. 基本原理及數(shù)學模型22.1 MPSK的調(diào)制原理22.2 4PSK信號33. 仿真及結(jié)果分析63.1 MPSK調(diào)制電路VHDL程序及仿真63.1.1 MPSK調(diào)制方框圖63.1.2 MPSK調(diào)制電路符號73.1.3 MPSK調(diào)制程序注釋73.1.4 MPSK調(diào)制程序仿真及注釋83.1.5 MPSK調(diào)制程序RTL圖93.2 MPSK解調(diào)電路VHDL程序及仿真103.2.1 MPSK解調(diào)方框圖103.2.2 MPSK解調(diào)電路符號113.2.

3、3 MPSK解調(diào)程序及注釋113.2.4 MPSK解調(diào)程序仿真及注釋123.2.5 MPSK解調(diào)程序RTL圖134.設(shè)計及實現(xiàn)過程中遇到的問題145. 結(jié)論146參考文獻15附錄一：MPSK調(diào)制VHDL程序16附錄二：MPSK解調(diào)VHDL程序17摘要多進制數(shù)字相位調(diào)制（MPSK - multiple phase shift keying）又稱多相制，是二相制的推廣。它是利用載波的多種不同相位狀態(tài)來表征數(shù)字信息的調(diào)制方式。與二進制數(shù)字相位調(diào)制相同，多進制數(shù)字相位調(diào)制也有絕對相位調(diào)制（MPSK）和相對相位調(diào)制（MDPSK）兩種。 本文主要

4、研究基于Quartus II 9.1仿真軟件設(shè)計的多進制數(shù)字相位調(diào)制(MPSK)系統(tǒng)，以4PSK系統(tǒng)為例。調(diào)制方法采用簡便的相位選擇法，且略去模擬電路系統(tǒng)部分，僅對數(shù)字系統(tǒng)進行設(shè)計。 關(guān)鍵字: 多進制數(shù)字相位調(diào)制 MPSK  Quartus II 9.1  相位選擇法AbstractMulti-band digital phase modulation (MPSK - multiple phase shift keying), also known as multi-phase system is two-phase sys

5、tem of promotion. It is the use of a plurality of different phase states of the carrier to characterize modulation digital information. Binary digital modulation with the same phase, multi-band digital phase modulation is also the absolute phase modulation (MPSK) and relative phase modulation (MDPSK

6、) two kinds.In this paper, based on multi-band digital phase modulation Quartus II 9.1 simulation software design (MPSK) system to 4PSK system as an example. Phase modulation method using a simple selection method, and the omitted part of the analog circuitry, only the digital system design.Keywords

7、: Multi-band digital phase modulation MPSK Quartus II 9.1 phase selection methII1. 緒論作為數(shù)字通信技術(shù)中重要組成部分的調(diào)制解調(diào)技術(shù)一直是通信領(lǐng)域的熱點課題。隨著當代通信的飛速發(fā)展，通信體制的變化也日新月異，新的數(shù)字調(diào)制方式不斷涌現(xiàn)并且得到實際應(yīng)用。目前的模擬調(diào)制方式有很多種，主要有AM、FM、SSB、DSB、CW等，而數(shù)字調(diào)制方式的種類更加繁多，如ASK、FSK、MSK、GMSK、PSK、DPSK、 QPSK、QAM等。在眾多調(diào)制方式中，MPSK信號由于抗干擾能力強而得到了廣泛的應(yīng)用，具有較高的頻譜利用率和較好

8、的誤碼性能，并且實現(xiàn)復(fù)雜度小，解調(diào)理論成熟，廣泛應(yīng)用于數(shù)字微波、衛(wèi)星數(shù)字通信系統(tǒng)、有線電視的上行傳輸、寬帶接入與移動通信等領(lǐng)域中，并已成為新一代無線接入網(wǎng)物理層和B3G通信中使用的基本調(diào)制方式?，F(xiàn)場可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)是20世紀90年代發(fā)展起來的大規(guī)?？删幊踢壿嬈骷?，隨著電子設(shè)計自動化(ElectronDesign Automation EDA)技術(shù)和微電子技術(shù)的進步，F(xiàn)PGA的時鐘延遲可達到ns級，結(jié)合其并行工作方式，在超高速、實時測控方面都有著非常廣闊的應(yīng)用前景。FPGA具有高集成度、高可靠性等特點，在電子產(chǎn)品設(shè)計中也將得到廣

9、泛的應(yīng)用。FPGA器件的另一特點是可用硬件描述語言VHDL對其進行靈活編程，可利用FPGA廠商提供的軟件仿真硬件的功能，使硬件設(shè)計如同軟件設(shè)計一樣靈活方便，縮短了系統(tǒng)研發(fā)周期?；谏鲜鰞?yōu)點，用FPGA實現(xiàn)調(diào)制解調(diào)電路，不僅降低了產(chǎn)品成本，減小了設(shè)備體積，滿足了系統(tǒng)的需要，而且比專用芯片具有更大的靈活性和可控性。在資源允許下，還可以實現(xiàn)多路調(diào)制。 MPSK是目前應(yīng)用非常廣泛的調(diào)制解調(diào)技術(shù)，目前MPSK調(diào)制的實現(xiàn)主要是利用數(shù)字電路和專用芯片來完成，通常利用可編程數(shù)字電路對基帶信號進行碼元變換，成形濾波等處理后得到同相分量和正交分量，然后將兩路信號分量經(jīng)過數(shù)模轉(zhuǎn)換獲得模擬信號送入一個正交相乘器與中頻

10、載波調(diào)制得到中頻MPSK調(diào)制信號。該方法適合高碼率數(shù)字信號的傳輸，但系統(tǒng)的開放性和靈活性較差。2. 基本原理及數(shù)學模型2.1 MPSK的調(diào)制原理多進制數(shù)字相位調(diào)制也稱多元調(diào)相或多相制。它利用具有多個相位狀態(tài)的正弦波來代表多組二進制信息碼元，即用載波的一個相位對應(yīng)于一組二進制信息碼元。如果載波有2k個相位，它可以代表 k位二進制碼元的不同碼組。多進制相移鍵控也分為多進制絕對相移鍵控和多進制相對（差分）相移鍵控。在MPSK信號中，載波相位可取M個可能值，因此，MPSK信號可表示為：假定載波頻率是基帶數(shù)字信號速率的整數(shù)倍，則上式可改寫為：上式表明，MPSK信號可等效為兩個正交載波進行多電平雙邊帶調(diào)幅

11、所得已調(diào)波之和。因此其帶寬與MASK信號帶寬相同，帶寬的產(chǎn)生也可按類似于產(chǎn)生雙邊帶正交調(diào)制信號的方式實現(xiàn)。下面以四相相位調(diào)制為例進行討論。四相調(diào)相信號是一種四狀態(tài)符號，即符號有00、01、10、11四種狀態(tài)。所以，對于輸入的二進制序列，首先必須分組，每兩位碼元一組。然后根據(jù)組合情況，用載波的四種相位表征它們。這種由兩個碼元構(gòu)成一種狀態(tài)的符號碼元稱為雙比特碼元。同理，k位二進制碼構(gòu)成一種狀態(tài)符號的碼元則稱為k比特碼元。2.2 4PSK信號四相PSK（4PSK）信號實際是兩路正交雙邊帶信號。串行輸入的二進制碼，兩位分成一組。若前一位用A表示，后一位用B表示，經(jīng)串/并變換后變成寬度加倍的并行碼（A、

12、B碼元在時間上是對齊的）。再分別進行極性變換，把單極性碼變成雙極性碼，然后與載波相乘，形成正交的雙邊帶信號，加法器輸出形成4PSK信號。顯然，此系統(tǒng)產(chǎn)生的是4系統(tǒng)PSK信號。如果產(chǎn)生2系統(tǒng)的PSK信號，只需把載波移相4后再加到乘法器上即可。 圖1 系統(tǒng)信號的產(chǎn)生原理框圖 因為 4 PSK信號是兩個正交的2 PSK信號的合成，所以可仿照 2 PSK信號的相平解調(diào)方法，用兩個正交的相干載波分別檢測A和B兩個分量，然后還原成串行二進制數(shù)字信號，即可完成4 PSK信號的解調(diào)。此法是一種正交相平解調(diào)法，又稱極性比較法，原理圖如下圖。圖2 系統(tǒng)PSK信號解調(diào)原理框圖為了分析方便，可不考慮噪聲的影響。這樣，

13、加到接收機上的信號在符號持續(xù)時間內(nèi)可表示為：兩路乘法器的輸出分別為：LPF輸出分別是：根據(jù)4移相系統(tǒng)PSK信號的相位配置規(guī)定，抽樣判決器的判決準則表如下圖3。當判決器按極性判決時，若正抽樣值判為1，負抽樣值判為0，則可將調(diào)相信號解調(diào)為相應(yīng)的數(shù)字信號。解調(diào)出的A和B再經(jīng)并串變換，就可還原出原調(diào)制信號。若解調(diào)2移相系統(tǒng)的PSK信號，需改變移相網(wǎng)絡(luò)及判決準則。 圖3 抽樣判決器的判決準則表3. 仿真及結(jié)果分析3.1 MPSK調(diào)制電路VHDL程序及仿真3.1.1 MPSK調(diào)制方框圖電路符號圖中沒有包含模擬電路部分，輸出信號為數(shù)字信號?；鶐盘柾ㄟ^串/并轉(zhuǎn)換器xx得到2位并行信號yy；四選一開關(guān)，根據(jù)y

14、y的數(shù)據(jù)，選擇載波對應(yīng)的相位進行輸出，即得調(diào)制信號y。如下圖4所示。clkstart基帶信號分頻0°90°180°270°四選一開關(guān)串/并轉(zhuǎn)換調(diào)制信號串/并轉(zhuǎn)換圖4 MPSK調(diào)制方框圖3.1.2 MPSK調(diào)制電路符號圖5 MPSK調(diào)制電路符號3.1.3 MPSK調(diào)制程序注釋-文件名：MPSK-功能：基于VHDL硬件描述語言，對基帶信號進行MPSK調(diào)制（這里M=4）-說明：調(diào)制信號說明如圖6所示。信號yy載波相位載波波形載波符號“00”0°f3“01”90°f2“10”180°f1“11”270°f0圖6 調(diào)制信號說

15、明3.1.4 MPSK調(diào)制程序仿真及注釋圖7 MPSK調(diào)制VHDL程序仿真全圖圖8 MPSK調(diào)制VHDL程序仿真局部放大圖1圖9 MPSK調(diào)制VHDL程序仿真局部放大圖23.1.5 MPSK調(diào)制程序RTL圖圖10 MPSK調(diào)制RTL全圖圖11 MPSK調(diào)制RTL局部放大圖1圖12 MPSK調(diào)制RTL局部放大圖23.2 MPSK解調(diào)電路VHDL程序及仿真3.2.1 MPSK解調(diào)方框圖電路符號圖中沒有包含模擬電路部分，調(diào)制信號為數(shù)字信號形式。當調(diào)制為低電平時，譯碼器1根據(jù)q值，送入加法器xx相應(yīng)的數(shù)據(jù)。加法器把運算結(jié)果送到寄存器yy，譯碼2根據(jù)yy數(shù)據(jù)通過譯碼，輸出2位并行信號yyy， yyy再通

16、過并/串轉(zhuǎn)換，就可得到解調(diào)后的基帶信y。FPGAclkstart調(diào)制信號計數(shù)器譯碼1加法器譯碼2并/串基帶信號圖13 MPSK解調(diào)方框圖3.2.2 MPSK解調(diào)電路符號圖14 MPSK解調(diào)電路符號3.2.3 MPSK解調(diào)程序及注釋-文件名：MPSK2。-功能：基于VHDL硬件描述語言，完成對MPSK調(diào)制信號 的解調(diào)（這里M=4）。-說明：解調(diào)信號說明如表8.14.3所示。將一個信號周期分成4份，高電平權(quán)值分別為0、0、0、0，低電平權(quán)值分別為1、1、2、3。載波波形載波相位加法器xx中間信號yyy0°0+0+2+3=5“00”90°0+1+2+0=3“01”180°

17、;1+1+0+0=2“10”270°1+0+0+3=4“11”圖15 解調(diào)信號說明3.2.4 MPSK解調(diào)程序仿真及注釋圖16 MPSK解調(diào)VHDL程序仿真全圖圖17 MPSK解調(diào)VHDL程序仿真局部放大圖13.2.5 MPSK解調(diào)程序RTL圖圖18 MPSK調(diào)制RTL全圖圖19 MPSK調(diào)制RTL局部放大圖1圖20 MPSK調(diào)制RTL局部放大圖24.設(shè)計及實現(xiàn)過程中遇到的問題1、在正式開始編寫程序的過程中，我遇到了很多困難，先是無法觀測到中間變 量f1、f2、q的時序仿真，經(jīng)過上網(wǎng)百度和與同學討論，發(fā)現(xiàn)選擇View菜單中的 Utility Windows項的Node Finder，

18、Filter項選中Pins:all&Registers: Post-fitting，就可以調(diào)出程序中間變量的時序仿真。 2、在仿真的過程中，又一次發(fā)現(xiàn)問題，時序仿真波形的時間太短，經(jīng)過上網(wǎng)百 度和與同學討論 ，知道了點擊工具欄中的Tools選擇Options。里面有個選項是 WaveForm Editor，是關(guān)于波形設(shè)置的，其中有個Default file end time，可以編輯 時序波形圖的時長和單位時長。 3、在仿真的過程中，又一次發(fā)現(xiàn)問題，時序仿真的波形結(jié)果與預(yù)想中的差別很 大，于是我檢查程序，修改變量值，反復(fù)調(diào)試，發(fā)現(xiàn)是輸入變量x設(shè)置得不合理，經(jīng) 過調(diào)整后，最終實現(xiàn)預(yù)期的結(jié)

19、果。5. 結(jié)論雖然在通信原理中已經(jīng)學過了有關(guān)MPSK的調(diào)制與解調(diào)，但是這次通過FPGA這門課程設(shè)計，在Quartus II這個軟件平臺上進行MPSK的調(diào)制與解調(diào)，讓我對這些知識有了更加深刻的理解。通過MPSK系統(tǒng)調(diào)制與解調(diào)建模，以Quartus II 9.0軟件為平臺，基于VHDL語言，達到了預(yù)期的仿真結(jié)果。通過本次設(shè)計，了解了頻移鍵控數(shù)字通信系統(tǒng)的用途及工作原理，熟悉了FSK基于VHDL語言的設(shè)計步驟，提高了繪圖能力，鍛煉了設(shè)計實踐和語言組織能力，培養(yǎng)了自己獨立設(shè)計能力。 在仿真的過程中走了很多彎路，但最終還是仿真成功了，這次設(shè)計讓我受益匪淺。6參考文獻1 樊昌信，曹麗娜.通信原理(第6版)

20、.國防工業(yè)出版社2 曾志民，現(xiàn)代調(diào)制解調(diào)器原理及其應(yīng)用.人民郵電出版社3 候伯亨，顧新，VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計.西安電子科技大學出版社附錄一：MPSK調(diào)制VHDL程序調(diào)制程序如下：library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity MPSK isport(clk :in std_logic; -系統(tǒng)時鐘start :in std_logic; -開始調(diào)制信號 x :in std_logic; -基帶信號y :out

21、 std_logic); -調(diào)制信號end MPSK;architecture behav of MPSK issignal q:integer range 0 to 7; -計數(shù)器signal xx:std_logic_vector(1 downto 0);-中間寄存器signal yy:std_logic_vector(1 downto 0);-2位并行碼寄存器signal f:std_logic_vector(3 downto 0); -載波fbeginprocess(clk)-通過對clk分頻，得到4種相位；并完成基帶信號的串并轉(zhuǎn)換beginif clk'event and c

22、lk='1' then if start='0' then q<=0; elsif q=0 then q<=1;f(3)<='1' f(1)<='0' xx(1)<=x;yy<=xx;elsif q=2 then q<=3;f(2)<='0' f(0)<='1'elsif q=4 then q<=5;f(3)<='0' f(1)<='1' xx(0)<=x;elsif q=6 then q&

23、lt;=7;f(2)<='1' f(0)<='0'else q<=q+1;end if;end if;end process;y<=f(0) when yy="11" elsef(1) when yy="10" elsef(2) when yy="01" elsef(3); -根據(jù)yy寄存器數(shù)據(jù)，輸出對應(yīng)的載波end behav;附錄二：MPSK解調(diào)VHDL程序解調(diào)程序如下：library ieee;use ieee.std_logic_arith.all;use ieee.st

24、d_logic_1164.all;use ieee.std_logic_unsigned.all;entity MPSK2 isport(clk :in std_logic; -系統(tǒng)時鐘start :in std_logic; -同步信號 x :in std_logic; -調(diào)制信號y :out std_logic); -基帶信號end MPSK2;architecture behav of MPSK2 issignal q:integer range 0 to 7; -計數(shù)器signal xx:std_logic_vector(2 downto 0); -加法器signal yyy:std_

25、logic_vector(1 downto 0); -2位并行基代信號寄存器signal yy:std_logic_vector(2 downto 0); -寄存xx數(shù)據(jù)beginprocess(clk)beginif clk'event and clk='1' then if start='0' then q<=0;elsif q=0 then q<=1;yy<=xx; y<=yyy(0); -把加法計數(shù)器的數(shù)據(jù)送入yy寄存器if x='0' then xx<="001" -調(diào)制信號x為低電平時，送入加法器的數(shù)據(jù)“001”else xx<="000"end if; elsif q=2 then q<=3; if x='0'