Allegro-PCB層疊設(shè)置

1、Allegro-PCB層疊設(shè)置LTCadence Allegro 16.5 層疊設(shè)置孫海峰對于剛學(xué)習(xí)Cadence Allegro ,或者剛從其他EDA軟件（如Protel）轉(zhuǎn) 為Allegro使用上的朋友，其顏色設(shè)置、層疊意義往往使人望而卻步。如此多的 額疊層，更細(xì)致的、更可靠的層疊設(shè)置，如何更好的理解和把握，哪些層疊對 于我們設(shè)計是常用或必需的呢，我將在以下做詳細(xì)的介紹。JTff Cadence Allegro 16.5,進(jìn)入Cadence PCB設(shè)計環(huán)境，點擊工具欄的，按鈕，或執(zhí)行菜單Display/ColorA/isibility命令，打開層疊顏色設(shè)置的界 面，以此為基礎(chǔ)，我來介紹詳細(xì)

2、的層疊意義。ONeh DiMCmtomCotouGlobalViabity 向 畫 fl Ry Fv«r ites DtSFlty a*cWp (j Conductor Plant 口 NmYcndu C AretiC Board Geometry Cj P«ck«ce Gtco. Eab«dd«d Jo« Q Cxpon.nr 口 Nuivftcturinc Cj Drwrinc Font at Cj AnalysisSu&clacsesDtniity.HichDeniity_Vtry_H:thnonPin | Via |

3、Etch | Dre | Plan |xnti £t| Sound. | CavitySt。* P&teiru 【onSeededCoioc匚口 口口匚acziHna a$ dectcdNew-JICwtocniae.Hde P&tle在彈出的顏色設(shè)置對話框中可以看到，Cadence Allegro 16.5設(shè)計環(huán)境將 顏色設(shè)置分為不同類型層疊，根據(jù)個人習(xí)慣分別進(jìn)行設(shè)置，要設(shè)置好，先必須 了解各個層疊的具體意義。1、PCB基本疊層Stackup設(shè)置a） Subclass子層疊，表示PCB中具體層疊,包括:Top層、Bottom層、內(nèi)層（POW/GND）、阻焊層(Sol

4、dermask_Top/Soldermask_Bottom)、力口焊層 (Pastemak_Top/Pastemask_Bottom),其他 Subclass 子層疊目前設(shè)計中不需要用到，包括底片應(yīng)用層（Filmmasktop/Filmmaskbottom）等，這些不常用的層疊不用花時間去了解的，與目前無關(guān)。b）子層疊相應(yīng)的對象Objects,與上述的Subclass一起使用，用以顯示不同子層疊上相應(yīng)對象，包括子層疊上對應(yīng)的Pin引腳、Via過 孔、Etch走線、DRC規(guī)則錯誤、Plan覆銅平面、Anti Etch隔離走線（用于銅皮分割），這樣既可配合子層疊，設(shè)置對應(yīng)層不同對象的顏色。此外，B

5、oundary輪廓、Cativy埋入式器件腔體等對象暫時不用去考慮,圖速PCB設(shè)計經(jīng)常會用到區(qū)域的概念，包括： Constraint Region 局速區(qū) 域約束的特殊規(guī)則區(qū)域、 Route Keep Out 禁止布線區(qū)域、Via Keep Out禁止 放置過孔區(qū)域、Package Keep Out 禁止布局區(qū)域、Package Keep In 允許布 局區(qū)域、Route Keep In允許布線區(qū)域，這里的區(qū)域都需要熟悉，我們在做高速協(xié)同的PCB設(shè)計時，這些區(qū)域疊層都必須用到的1、PCB總體結(jié)構(gòu)層疊Board Geometry在Allegro PCB 設(shè)計中，其總體的結(jié)構(gòu)層疊就在 Board

6、Geometry 的層疊設(shè)置中，其中很多層疊對于我們 PCB設(shè)計而言，是不用考慮的。下面介紹下PCB工程師主要關(guān)注的層疊，包括 PCB板框?qū)覱utline、PCB的絲印(Silkscreen_Top/Silkscreen_Bottom )、PCB 板材阻焊層(Soldermask_Top/Soldermask_Bottom )，在 Board Geometry 中我們只要掌握這幾個Subclass子層疊即可，其他層疊電子工程師可以不用考慮。My FavoritesDisplaystnDIdConduclcirFlanHon_Coinlu. . .AjreazBoard veamietrvF a

7、.ekdK g G*om，.Embedded G-eom.M anijif a c t ur i ngDrawing roirmatSubi：Lai；Ev» Alltlr_DstallA a導(dǎo)號管旨Both_CTOS5E-&ttes_F.C!3Cizzen EicnNcrouteFathCf習(xí)OutlinePl ac e_Cr zPl st=后.Gt i1&0Platine_,BaiS i Iks ere enSottcai5 i Iks ere 曰口二?？?Soldt rsi.ik_EM>t t gS s ic-pSt； t c三 a_ Ec 11Siri 1

8、1 1A* # a_7cp 必 BD 2、封裝層登設(shè)置Package Geometry在Package Geometry 層疊中的子層疊均為封裝的層疊，包括封裝的裝配層(Assembly_Bottom/Assembly_Top )、封裝引腳號(Pin_Number )、封裝外形(Place_Bound_Top/Place_bound_Bottom )以及封裝的加焊層、阻焊層等，這些常用的子層疊熟悉即可。此外，其他的封裝子層疊，我們暫時 不去考慮，一般不會用到，這里都是建封裝庫對應(yīng)封裝外形的層疊?？?Wy Fwwit.*: 口 D;二ploy畫日區(qū)七M(jìn)Up* 口|njiduet"白Fl

9、u 口 foirCra-dvi. 為飛始Bnard Ccwstry F*ckg中 Geo- r . Rrih.HdkH Gan外 rmpon*nt f Mmuf 冬 ctBims: Dr物inf F&r®at AzLlysj 5干D口匕口匕亡 :;9:！ ！:閨：:!:;.SuffG AllAss esblyE-st tcsA Hi 二匕1 T41Top Body_CeALexD f d_E L- JJL J_JrQ tt J£l DTa_EQUJlC3._' Cf Displav_E-t t =二 二二三二二三-7：z dup.adM £t a

10、ek_VPast U9« sk_Sc.ii： im PAStcsaekIoj;P紀(jì)工gb =F 二 a _ e_ S g- tin11 k二F：a:51.11LS.C r een_Sct t£-a 52.1fcEcresnTc& So-ld&rak Mtt<= 口百口口回口UI3、埋入式器件層疊設(shè)置 Embedded Geometry在Cadence Allegro 16.5 版本中，軟件增加了埋入式器件的設(shè)計環(huán)境，即 Embedded Component ,對應(yīng)Embedded Geometry 即用以設(shè)置埋入式器件 的層疊。這里埋入式器件對應(yīng)的層疊

11、與普通器件類似，目前大部分PCB設(shè)計還沒有大量采用埋入式器件，因此使用率極小，暫時不做介紹。口口日.My Di splty口 Cen As e t ar P-l flw幣 口 FonTonav., 4i O Ar«u口 Duud Gfuh«tE j口 F餐/k»E G*#mCj Heidel S- w 口 Coflip snes-ts口 MM.ufsc'ur)n<Pl Drawing Form3口 And.E.i sSuae !<«,«» ill7si w I?_Si e ni1 Ennt_ ly_Sl。匕：_擊

12、2 ss ezzz 1丁_弓二 Gn.i_=i Tif= Eo-un d £: hJ= - 0 口珀一田向5&二3 Jfa_B&uni_Sm a：. SQ* M*/ Dizpla.Ti ien al_3 Pizfl a.r_s ££nal_G Fa 號士 »esjt_S «il_" Fastezasz iignzL fasteziEsi 5zeie_-c544id_Si g 1縣3.2口PlHefi_EeFn,*J_3Placs-Bojnd.Si rrtil.4、器件信息層疊設(shè)置Component對于PCB上器件而言，

13、封裝信息仍不能完全反應(yīng)器件信息，PackageGeometry封裝層疊中只有封裝本身的層疊，還不包括器件信息。在Component 該層疊中，我們即可設(shè)置器件的其他信息，其縱向Subclass中一般只考慮器件 裝配層信息(Assembly_Top/Assembly_Bottom )以及絲印層信息(Silkscreen_Top/Silkscreen_Bottom )；橫向表示器件信息層疊，包括器件W Component Value 、器件類型 Device Type、器件位號 Ref Des、器件誤差Tolerance等器件信息。我們掌握這些器件信息層疊即可根據(jù)需要快捷的進(jìn)行器件信息層疊設(shè)置了I

14、 My F awr i t e sI D i spl 37-a StacJUp£l 口 Conductor Q Plux 口 Mai-Condta.AreaiEoaxd >4CBistry Fuck&gt .Embedded Ge*n.NaniilMturiHf Drawing Format Analysi s王 £口口口匚 i:lr»/L=;lr"jl:.£"二b。.巳三 he m mase ezib lyBot t Q-ni Ass «3b X. SI ffril_2 Ass*atlr_SicrAl_3 A

15、be ezitlr_S 二 E 匚Displa7_BQtti：331301 ar_S i 受力/ DLsplar_SiEn,E.l_G JisplayTop SilkECT&tn.Bc-ttos 5ilksc7e*n_7GEr二 £rT口口口 口口 口5、PCB相關(guān)生產(chǎn)層疊設(shè)置Manufacturing在PCB設(shè)計完成后，需要輸出鉆孔、底片等生產(chǎn)加工數(shù)據(jù)，以便完成PCB 的后期實現(xiàn)。對于PCB工程師，就需要了解基本生產(chǎn)加工信息，以便正確的輸 出板廠所需的PCB相關(guān)設(shè)計數(shù)據(jù)。在Manufacturing 層疊中，包括了 PCB生產(chǎn)數(shù)據(jù)的相關(guān)層疊，工程師只要掌握其中的相關(guān)定義，就

16、可以正確的輸出板廠所需數(shù)據(jù)。其中 Subclass包括: 鉆孔符號(NCdrill_Figure )、鉆孔表(NCdrill_Legend )、鉆孔數(shù)據(jù) (NClegend-1-6 )等這些重點需要了解的(板廠必需數(shù)據(jù))；若有需要，再考慮絲印自動調(diào)整層(Autosilk_Top/Autosilk_Bottom )、底片總外殼尺寸(Photoplot_Outline )、PCB 測試點層疊(Probe_Top/Probe_Bottom )、 禁止測試點層疊(No_Probe_Top/No_Probe_Bottom )等等。根據(jù)不同生產(chǎn) 需要，產(chǎn)品不同的階段，工程師可以對生產(chǎn)數(shù)據(jù)的輸出進(jìn)行合理控制

17、。fly Fa萼O DispliiY白I St aclfrU+l O Cond'JLut"Tlui+ 口 Nf Condun+ 口 AlP-l B a trdl G*的力tiry口 T.立電3Gqe.ii + Cj Cenpor.eM s _ 口| -N «au£«a iiur ing P I Urkwirg Foo itKflAlluJngAut3ilk_7匕竄Lll：9* IrUjEWEnd 9Srleg.=nd：X-c廠3 ES .Buttes ii aa_7i Ko_?TDte_7upF=r：D-eg 二二工一Ou： lirenrPjGi

18、fa+ OSi二00 iKitcti:n_Clt*rt6、PCB版圖格式層疊Drawing Format根據(jù)不同行業(yè)、不同企業(yè)的不同需要， PCB設(shè)計會呈現(xiàn)不同的格式，不同特征，那些特征符號即可在 Drawing Format層疊中選擇。因此，版圖格式, 用以幫助工程師為PCB設(shè)計做出特定的標(biāo)注，主要注意的子層疊 Subclass 括：PCB設(shè)計原點層(Drawing_Origin )以及版圖Title信息層此外，該Drawing Format層疊在PCB設(shè)計與數(shù)據(jù)輸出過程中，很少被使用，只要稍微了解意義即可，不需要深究的Q My Favori tes口 Displayd 占 Stack-Vp

19、® 口 Coaductor Fl tn 由 Pj HoB-Condu.j 口 ArftftsFl Board Geomfttry Package Geom. a1 j EmbedcLeGebrft .一 £l U Comrorents1 Manxif ac t wr i ng1 Drawirg FormatAllZ r = uring1OutlineS.e'-i iicn_El ockR&ti e i-c-nL at a17、PCB信號完整性分析相關(guān)層疊設(shè)置 Analysis在Aanlysis信號完整性仿真信息層疊中，記錄的是Allegro PCB SI仿真口A!曰 +lir r wont is相關(guān)輸出層疊，當(dāng)我們進(jìn)行SI仿真時候，會產(chǎn)生一些相關(guān)數(shù)據(jù)信息在某些特定 的SI仿真子層疊，我們就可以打開這邊的顏色設(shè)置來觀察。St ack-UpFhl Conductqi FlanArBctard Ge oa etiryIMsm-Condii.M aiku.ta.ctnr inzDrawing rormatStipple PatterrisSelected皿|二七|三L一從上面的層疊介紹，了解到Cadence Allegro PCB 設(shè)計相關(guān)的所有層疊設(shè) 置意義，這樣我們就可以輕松根據(jù)企業(yè)的模板或自己的喜好為不同層疊設(shè)置不同顏色，并可