淺談CMOS集成電路低功耗設(shè)計(jì)

1、淺談CMOS集成電路低功耗設(shè)計(jì)李名揚(yáng) 20102466摘 要：本文在對CMOS電路功耗來源分析的基礎(chǔ)上，提出了降低電源電壓、降低負(fù)載電容、降低開關(guān)活動性跳變率、調(diào)整晶體管的尺寸、降低MOS管的閾值電壓等降低功耗的方法，然后介紹了CMOS集成電路低功耗設(shè)計(jì)中應(yīng)注意的問題，最后對未來CMOS集成電路的發(fā)展進(jìn)行了展望。關(guān)鍵詞：CMOS集成電路，低功耗，閾值電壓，門控時(shí)鐘1 引言隨著CMOS集成電路的規(guī)模越來越大，工作頻率不斷提高，芯片的功耗也越來越大，這就給電路的使用帶來了兩個(gè)負(fù)面的影響。首先，為延長工作時(shí)間需要提高電源性能；其次，由于電路只能在一定的溫度范圍內(nèi)工作，需要更精確的封裝和良好的散熱性能

2、，這無疑會增加成本。功耗特別是功耗密度問題變得越來越突出，將成為影響電路性能的關(guān)鍵問題。功耗密度的增加將引起芯片溫度升高，影響電路的可靠性，芯片溫度每升高10，器件壽命將減少一半。為了避免芯片發(fā)熱，則要花費(fèi)更多的成本解決芯片封裝和冷卻問題。另外，VLSI的發(fā)展使整機(jī)體積縮小，促進(jìn)了各種微小型的便攜機(jī)和便攜式設(shè)備的發(fā)展?？侩姵毓╇姷谋銛y式設(shè)備及航空航天設(shè)備都需要低功耗電路以維持更長的電池壽命。因此，降低功耗是CMOS集成發(fā)展的需求，低功耗設(shè)計(jì)已成為一個(gè)關(guān)鍵的設(shè)計(jì)考慮。以下從低功耗技術(shù)研究的意義開始，逐步介紹一下有關(guān)CMOS集成電路低功耗設(shè)計(jì)的方法及注意問題。2 低功耗技術(shù)的研究意義 低功耗技術(shù)是

3、上世紀(jì)九十年代開始由于實(shí)際應(yīng)用需要受到廣泛關(guān)注而迅速發(fā)展起來的，并且在集成電路設(shè)計(jì)中的重要性也隨著工藝的發(fā)展越來越凸顯。促進(jìn)低功耗技術(shù)研究的因素有很多，概括起來主要有以下幾點(diǎn)：1 電路的可靠性電路的功耗將轉(zhuǎn)化為熱量而釋放出來，過多的熱量將導(dǎo)致期間工作溫度升高，繼而降低系統(tǒng)的可靠性，導(dǎo)致許多問題產(chǎn)生。工作溫度過高將使各種制造是的輕微物理缺陷所造成的故障顯現(xiàn)出來，如橋接故障。溫度的提高意味著電遷移率的增加，當(dāng)芯片溫度上升到一定程度時(shí)，電路將無法正常工作。這將直接影響到整個(gè)系統(tǒng)的性能，進(jìn)而損害整個(gè)系統(tǒng)的可靠性。研究表明，相對于正常工作的條件，溫度每提高10，芯片的失效概率將會提高一倍。對于那些生命周

4、期長和可靠性要求高的電子產(chǎn)品，功耗的挑戰(zhàn)已經(jīng)十分嚴(yán)峻。2. 芯片封裝成本電路功耗直接決定著芯片的封裝形式，也就決定著芯片的封裝成本。對于工作溫度較低的芯片，可采用成本較低的塑料封裝，而對于工作溫度較高的芯片，需要采用成本至少高上5-10美元的陶瓷封裝，以保證芯片不會被燒毀，另外溫度過高的芯片還需要強(qiáng)有力的空氣或者液冷散熱裝置，這些都會增加芯片成本。可以看出芯片的功耗在很大程度上決定著芯片的封裝及散熱裝置成本。3. 芯片測試及驗(yàn)證分析成本芯片在測試期間所消耗的功耗比正常運(yùn)行功耗高出數(shù)倍。為了保證在測試時(shí)不會燒壞芯片，一種方法是通過昂貴的封裝和散熱裝置來實(shí)現(xiàn)，這無疑會增加芯片成本；另外還可以使用降

5、低測試頻率、降低測試跳變率等提高測試時(shí)間的方法來降低測試功耗，但這就從一定程度上影響了測試覆蓋率和可測試的故障類型，從而降低了測試的效果，提高了測試成本。另外，在深亞微米或納米工藝下，由于功耗問題引起許多新的故障類型，傳統(tǒng)的測試方法（如：靜態(tài)漏電流測試法IDDQ）在一定程度上失效，這又將增大測試難度，提高測試成本。4. 系統(tǒng)級芯片和移動設(shè)備的發(fā)展系統(tǒng)級芯片的發(fā)展和芯片集成度的進(jìn)一步提高使得單個(gè)芯片上集成的功能越來越多，芯片功耗也相應(yīng)提高，這對低功耗技術(shù)提出了更高的挑戰(zhàn)。移動設(shè)備（如手機(jī)、掌上電腦、移動多媒體，還有一些特殊的應(yīng)用如心臟起搏器等）無法配體積過大的散熱裝置，而且移動電源容量也是很有限

6、的，低功耗技術(shù)顯得尤其重要。5. 電池和電源對于電池供電設(shè)備來說，設(shè)備的功耗大則要求更高成本、更大體積的電池。但電池容量的發(fā)展速度遠(yuǎn)遠(yuǎn)落后于芯片功耗的增長，如鋰電池的容量大概為60千瓦時(shí)/小時(shí)，其容量在10年內(nèi)只提高了10%左右，而芯片的功耗卻呈指數(shù)形式增長，已經(jīng)達(dá)到了幾十倍，如果不采用一定的手段降低芯片功耗，電源將成為移動設(shè)備的一個(gè)重要瓶頸，嚴(yán)重影響著移動設(shè)備的廣泛應(yīng)用。3 CMOS電路的功耗來源CMOS電路的功耗由3部分組成：動態(tài)功耗，短路功耗和靜態(tài)功耗。PTotal=Pdynamic+Pshort+ Pleakage上式中：Pdynamic是電路翻轉(zhuǎn)時(shí)產(chǎn)生的動態(tài)功耗；Pshort是P管和

7、N管同時(shí)導(dǎo)通時(shí)產(chǎn)生的短路功耗；Pleakage是由擴(kuò)散區(qū)和襯底之間的反向偏置漏電流引起的靜態(tài)功耗。3.1 動態(tài)功耗當(dāng)電路從一種穩(wěn)定工作狀態(tài)突然轉(zhuǎn)變到另一種穩(wěn)定狀態(tài)的過程中，將產(chǎn)生動態(tài)功耗，動態(tài)功耗是電路工作中的主要耗能部分。下面就以CMOS電路的最基本單元反相器為例，引出動態(tài)功耗的主要組成部分。圖31為簡單的CMOS反相器，假設(shè)輸入電壓是理想的階躍波形，其上升和下降時(shí)間可以忽略不計(jì)。 當(dāng)輸入電壓從低變?yōu)楦邥r(shí)，電路中的PMOS管截止，NMOS管開始導(dǎo)通，負(fù)載電容Cload通過NMOS管對地放電。此時(shí)電容電流等于NMOS管的瞬時(shí)漏極電流；當(dāng)輸入信號從高變?yōu)榈蜁r(shí)，電路中的NMOS管截止，PMOS管開

8、始導(dǎo)通，電源Vdd通過PMOS管對負(fù)載電容Cload充電。此時(shí)電容電流等于PMOS管的瞬時(shí)漏極電流。在開關(guān)過程中，輸出負(fù)載電容交替地充電和放電，就不可避免地消耗功率，這種功耗稱為功能跳變功耗，又稱為開關(guān)功耗，用Pswitching表示。典型的輸入和輸出電壓波形及所期望的負(fù)載電容電流波形如圖32所示。假設(shè)輸入為周期性信號，器件在一個(gè)周期T內(nèi)的平均功耗可表示為：因?yàn)樵谵D(zhuǎn)換過程中，CMOS反相器中的NMOS管和PMOS管各在半個(gè)周期內(nèi)有電流流過，所以可以采用計(jì)算輸出負(fù)載電容充放電所需能量的方法來計(jì)算CMOS反相器的平均功耗： 當(dāng)工作頻率f=1T時(shí)，開關(guān)功耗Pswitching可表示為： 開關(guān)功耗在C

9、MOS電路中起決定作用，它約占整個(gè)電路功耗的7580，因此，低功耗設(shè)計(jì)方法重點(diǎn)就在于降低開關(guān)功耗，根據(jù)式(33)可看出，減小負(fù)載電容Cload、工作電壓Vdd以及工作頻率f都可以降低開關(guān)功耗Pswitching。3.2 短路電流功耗在理想情況下，電路中的NMOS管和PMOS管，一個(gè)處于導(dǎo)通時(shí)，另一個(gè)處于截止?fàn)顟B(tài)，從而使電源與地之間不存在一個(gè)直接通路。但在實(shí)際情況下，輸入信號的上升和下降都需要一定的時(shí)間。在輸入信號Vin，NMOS管的閾值電壓Vtn，PMOS管的閾值電壓Vtp以及電源電壓Vdd滿足條件Vtn<Vin<Vdd一Vtp時(shí)，NMOS管和PMOS管同時(shí)導(dǎo)通，則有短路電流Ish

10、ort流過。對稱的CMOS反向器，若跨導(dǎo)系數(shù)Kn=Kp=K，閾值電壓Vtn=IVtpI=Vt，輸入信號具有相同的上升、下降時(shí)間，我們就可以得到平均短路電流為：短路功耗：對于大多數(shù)芯片，短路電流功耗占整個(gè)電路功耗的5l 0。如果電源電壓滿足條件Vdd<Vtn+lVtpl，則可以消除短路電流，但低電源電壓是以降低芯片速度為代價(jià)。設(shè)電路中某一輸出緩沖器，工作頻率f為100MHz，跨導(dǎo)系數(shù)為001A*V-2，閾值電壓Vt=065V，上升、下降時(shí)間=2ns，電源電壓Vdd=3.3V，經(jīng)計(jì)算可知：P=1/12(001×100×106×2×10-9）（332&#

11、215;065)312mW。假設(shè)負(fù)載電容Cload=10pF，同樣經(jīng)計(jì)算可得開關(guān)功耗：功能跳變功耗和短路電流功耗統(tǒng)稱為動態(tài)功耗，而開關(guān)功耗Pswitching是最主要的。如果只考慮Pswitching，則總功耗就跟電源電壓的平方成正比，所以降低電源電壓是減小功耗最為有效的措施。例如，在其他條件不變時(shí)，電源電壓由5V降低為33V，功耗將降低近60；若電壓降低到2V，則功耗將降低80以上。3.3 靜態(tài)功耗當(dāng)電路處于穩(wěn)態(tài)時(shí)，理想情況下CMOS電路中不存在直流通路，因而沒有靜態(tài)功耗，但是由于各種泄漏電流的存在，使電路的靜態(tài)功耗不為零。泄漏電流導(dǎo)致CMOS電路的靜態(tài)功耗為：Ps=IVdd。隨著CMOS集

12、成電路尺寸的減小,柵電容和電源電壓也相應(yīng)減小,當(dāng)門數(shù)固定、時(shí)鐘頻率提高時(shí),由于功耗近似正比于頻率和負(fù)載電容的一次方,而正比于電源電壓的二次方,所以整個(gè)電路功耗將減小。4 CMOS電路的功耗優(yōu)化方法在集成電路的快速發(fā)展過程中，CMOS電路的大規(guī)模使用，得益于它的低功耗特性。以下將對CMOS電路功耗優(yōu)化方法進(jìn)行簡要闡述。4.1 動態(tài)功耗優(yōu)化方法動態(tài)功耗是集成電路工作中的主要耗能部分，它產(chǎn)生于電路從一種穩(wěn)定的工作狀態(tài)突然轉(zhuǎn)變到另一種穩(wěn)定狀態(tài)的過程中。如何優(yōu)化動態(tài)功耗，是擺在我們面前的一個(gè)難題。1）降低電源電壓。由于電源電壓的平方與動態(tài)功耗成正比關(guān)系，那么降低電源電壓將是減少、優(yōu)化電路功耗的最有效方法

13、。相比其他降低動態(tài)功耗方法而言，降低電源電壓的效果更為顯著，因其針對的整個(gè)芯片，而不僅針對某一個(gè)單元，并且在不改變電路結(jié)構(gòu)的情況下便可實(shí)現(xiàn)低功耗設(shè)計(jì)的目的。2）降低負(fù)載電容。動態(tài)功耗與負(fù)載電容也成正比，因而，降低負(fù)載電容也是優(yōu)化、降低動態(tài)功耗的一個(gè)重要途徑。在CMOS集成電路中，電容主要有兩部分組成，一部分是與器件工藝有關(guān)的器件柵電容和節(jié)點(diǎn)電容；另一部分是連線電容。降低負(fù)載電容不僅能降低集成電路的動態(tài)功耗，還能夠提高集成電路的運(yùn)行速度。值得注意的是，為了降低負(fù)載電容，在選用器件是可以選擇小的器件，同時(shí)，在設(shè)計(jì)是也要減少連線長度。3）降低開關(guān)活動性跳變率。動態(tài)功耗除了與電源電壓、負(fù)載電容成正比例

14、，還與電路的工作頻率、單位時(shí)間內(nèi)信號在高低電平之間的跳變次數(shù)成比例。但在實(shí)際的設(shè)計(jì)中，采取降低工作頻率的做法是不可取的，但可考慮從降低開關(guān)活動性跳變率入手，眾所周知，當(dāng)信號活動性為零時(shí)，即使負(fù)載電容很大，電路也不消耗能量。因而，在具體的工作實(shí)踐中，當(dāng)電路的某個(gè)系統(tǒng)或模塊不工作，處于休眠狀態(tài)時(shí)，可以試著將這些系統(tǒng)的時(shí)鐘屏蔽，這樣可以停止部分電路的工作和翻轉(zhuǎn)，從而起到了減少電路功耗的作用。然而，值得注意的是，在CMOS集成電路中，存在相當(dāng)一部分問題。然而，在保證性能和面積的前提下，盡最大可能地降低功耗是集成偽跳變，偽跳變對電路工作沒有任何作用，反而因其占據(jù)了一定的開關(guān)活動性，使得電路系統(tǒng)功能白白損

15、失。另外，偽跳變可以向下一級電路傳播，傳播經(jīng)過的系統(tǒng)單位越多，造成的功耗便越多。因此，在降低開關(guān)活動性跳變率的同時(shí)，可以采取縮短傳播長度，消除偽跳變。4.2 短路電流功耗優(yōu)化方法我們總能夠設(shè)法通過調(diào)整晶體管的尺寸,以確保各級的上升下降時(shí)間盡量相近。器件工藝尺寸的不斷減小對功耗的降低和電路速度的提高有著重要的影響。其中主要的一點(diǎn)是整個(gè)電容的減少,這將在一定程度上減少電路的功耗和延遲。柵電容和連線電容一般可以用下式表示:式中,W為寬度,L為長度,tox為氧化層厚度,ox為氧化層介電常數(shù)。但是,金屬互連線的厚度幾乎沒有隨著工藝尺寸縮小而減小,所以金屬層和襯底的側(cè)壁電容變化不大。因此,電容的減小不如我

16、們想象的那么明顯。隨著器件工藝尺寸的減小,降低了電路的電源電壓,前面已分析過電路的功耗與Vdd平分近似成正比,所以功耗有明顯的下降。4.3 靜態(tài)功耗電路優(yōu)化從理論角度來講，在電路穩(wěn)定狀態(tài)下CMOS集成電路沒有從電源到地的直接路徑，因而不會產(chǎn)生靜態(tài)功耗，然而，實(shí)際情況下，在MOS管會出現(xiàn)兩種漏電流分量，一種是由反偏二極管和寄生場效應(yīng)晶體管形成的反向漏電流；一種是由弱反型晶體管中源極和漏極之間的擴(kuò)散引起的亞閡值電流。這兩種電流都不為零，所以影響了總的電路功耗，這樣形成了功耗被稱為靜態(tài)功耗。1）閾值電壓對漏電流的影響。降低電源電壓能夠是集成電路的功耗迅速減少。但需注意的是，這樣也延長了電路運(yùn)行的時(shí)間

17、。同時(shí)從以上闡述的動態(tài)功耗優(yōu)化技術(shù)中也可得知，電源電壓是影響功耗的最大因素之一。因此，為了降低動態(tài)電壓，我們可以降低MOS管的閾值電壓，以此達(dá)到降低動態(tài)功耗的效能。然而，閾值電壓的降低造成了亞閾值電流的急速增長，由此，產(chǎn)生的電路靜態(tài)功耗也相應(yīng)隨之增長。從實(shí)際情況來看，這種現(xiàn)象已不容忽視?，F(xiàn)實(shí)做法是，在集成電路設(shè)計(jì)上，為降低亞閾值電流，通常采取多閾值技術(shù)。一方面在保證電路性能的同時(shí)，另一方面也能減少電路的漏電流，從而降低電路的靜態(tài)功耗。2）閾值電壓的調(diào)節(jié)方法。閾值電壓的調(diào)節(jié)方法要根據(jù)實(shí)際情況而定，當(dāng)使用摻雜方法時(shí)，它的優(yōu)點(diǎn)是能利用掩膜編程調(diào)節(jié)器件的閾值，由于每多一種閾值需要增加一張掩膜，采取該種

18、方法，增加了制造成本。當(dāng)使用偏壓方法時(shí)，雖沒有增加成本，但增加了電源布線的復(fù)雜度，不太適合單個(gè)器件，反而比較適合管子較多時(shí)的功耗優(yōu)化設(shè)計(jì)。5 低功耗設(shè)計(jì)中應(yīng)注意的問題5.1 總線某些CMOS集成電路設(shè)計(jì)中會存在相當(dāng)數(shù)量的總線。由于總線會帶來大負(fù)載、大電阻等不利效應(yīng)，因此，數(shù)據(jù)總線是功耗的一個(gè)重要來源，占整個(gè)芯片總功耗的15%20%。為了避免造成嚴(yán)重的功耗，可以對數(shù)據(jù)路徑進(jìn)行合理布局，同時(shí)也可使用產(chǎn)生較低功耗的局部總線。5.2 門控時(shí)鐘 在對CMOS集成電路進(jìn)行設(shè)計(jì)時(shí)，要注意到時(shí)鐘樹消耗的功耗。為了降低這一部分的消耗，我們可以采用門控時(shí)鐘，讓一些暫時(shí)不需工作的器件處于非觸發(fā)狀態(tài)，通過減少工作時(shí)間

19、來減少不必要的功耗。同時(shí)，在設(shè)置門控時(shí)鐘時(shí)，要注意到它不是針對某個(gè)特定的觸發(fā)器，避免在時(shí)鐘間造成不必要的時(shí)間差。隨著集成電路的廣泛使用，人們在關(guān)注設(shè)備運(yùn)行速度的同時(shí)，也逐漸關(guān)注到電路的功耗，高性能，低功耗的集成電路設(shè)計(jì)已日益成為電路設(shè)計(jì)的目標(biāo)。5.3閃變信號對于含有組合邏輯的電路來說,它的閃變信號(glitch)功耗將占整個(gè)芯片功耗的15%20%。在靜態(tài)邏輯門電路中,輸出口或器件內(nèi)部接點(diǎn)的信號會在正確的邏輯值穩(wěn)定之前變化,這種不必要的信號變化將造成額外的功耗（圖8）。一個(gè)兩輸入與門,輸入信號分別由0110,假定器件的門延時(shí)為0,則輸出端恒為0。由于輸入端信號到達(dá)的時(shí)間不同,就會出現(xiàn)多余的信號變

20、化,信號的變化使a端開關(guān)系數(shù)值增加,功耗隨之增大。閃變信號的產(chǎn)生與路徑的長度有一定的關(guān)系。一般來說,路徑越長,越易產(chǎn)生閃變信號,原因之一是,不同的信號路徑長度會造成信號到達(dá)時(shí)間的不同。因此在設(shè)計(jì)時(shí),應(yīng)盡量避免長線的邏輯組合,或調(diào)整其結(jié)構(gòu),采用平衡樹結(jié)構(gòu)(圖9)。此外,也可以通過其它方法來平衡電路的延遲,例如選擇不同驅(qū)動能力的邏輯器件,或者在電路中插入buffer。但一般只有通路中的器件開關(guān)頻率較高時(shí),才用這種方法來改善功耗問題。6 CMOS集成電路發(fā)展展望人們對電子產(chǎn)品可移動化要求的提高受到電池容量發(fā)展的限制,低壓低功耗設(shè)計(jì)越來越受到人們的重視。模擬電路的低壓低功耗設(shè)計(jì)技術(shù)受電路工作原理與數(shù)字電路兼容性的限制,面臨著較大的挑戰(zhàn)。本文回顧了國內(nèi)外模擬集成電路低壓低功耗設(shè)計(jì)技術(shù)取得的進(jìn)展,并對各種技術(shù)進(jìn)行了比較。筆者認(rèn)為,今后可能的發(fā)展方向主要有:1、在現(xiàn)有工藝下,進(jìn)一步降低電源電壓。采取的措施可以從改進(jìn)電路拓?fù)浣Y(jié)構(gòu)入手,使電路能在閾值電壓一定的情況下降低電源電壓來工作。Rout,S.早在2000年就在普通工藝下實(shí)現(xiàn)了在1V電源電壓下工作的開關(guān)電流單元。2、研究新的工藝,使模擬電路與數(shù)字電路能更好地兼容,降低所有器件的漏電流,提供電路處理的信噪比。采用新型的雙柵MOS工藝,