第2章PLD硬件特性與編程技術(shù)39361161

1、第第2 2章章2.1 PLD 2.1 PLD 概述概述 圖圖2-1 基本基本PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖 輸入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出數(shù)字電路的基本組成數(shù)字電路的基本組成p任何組合電路都可表示為所有輸入信號的最小項(xiàng)的和或任何組合電路都可表示為所有輸入信號的最小項(xiàng)的和或者最大項(xiàng)的積的形式。者最大項(xiàng)的積的形式。p時(shí)序電路包含可記憶器件（觸發(fā)器），其反饋信號和輸時(shí)序電路包含可記憶器件（觸發(fā)器），其反饋信號和輸入信號通過邏輯關(guān)系再決定輸出信號。入信號通過邏輯關(guān)系再決定輸出信號。輸入電路輸出電路或陣列與陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)說明2.1.1 PLD2.1.1 PLD的發(fā)展歷程的發(fā)展

2、歷程 熔絲編程的熔絲編程的PROM和和PLA器件器件 AMD公公司推出司推出PAL器件器件 GAL器件器件 FPGA器器件件 EPLD器器件件 CPLD器器件件 內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SoPC 20世紀(jì)世紀(jì)70年代年代 20世紀(jì)世紀(jì)70年代末年代末 20世紀(jì)世紀(jì)80年代初年代初 20世紀(jì)世紀(jì)80年代中期年代中期 20世紀(jì)世紀(jì)80年代末年代末 進(jìn)入進(jìn)入20世紀(jì)世紀(jì)90年代后年代后 2.1 PLD 概述概述 2.1.2 PLD2.1.2 PLD的分類的分類 可編程邏輯器件（PLD） 簡單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA 圖圖2-2 按集成度

3、按集成度(PLD)分類分類 2.1 PLD 概述概述 2.1.2 PLD2.1.2 PLD的分類的分類 1熔絲熔絲(Fuse)型器件。型器件。 2反熔絲反熔絲(Anti-fuse)型器件型器件 。 3EPROM型。稱為紫外線擦除電可編程邏輯器件型。稱為紫外線擦除電可編程邏輯器件 。 4EEPROM型型 。 5SRAM型型 。 6Flash型型 。 2.1 PLD 概述概述 從編程工藝上劃分從編程工藝上劃分: : 第一類是與陣列固定、或陣列可編程的第一類是與陣列固定、或陣列可編程的PLDPLD器件。這器件。這類類PLDPLD器件以可編程只讀存儲器器件以可編程只讀存儲器PROMPROM為代表。為代

4、表。 第二類是與陣列和或陣列均可編程的第二類是與陣列和或陣列均可編程的PLDPLD器件，以可器件，以可編程邏輯陣列編程邏輯陣列PLAPLA為代表。為代表。第三類是以可編程陣列邏輯第三類是以可編程陣列邏輯PALPAL為代表的與陣列可編為代表的與陣列可編程、或陣列固定的程、或陣列固定的PLDPLD器件。器件。第四類是具有可編程輸出邏輯宏單元的通用第四類是具有可編程輸出邏輯宏單元的通用PLDPLD器件，器件，以通用型可編程陣列邏輯以通用型可編程陣列邏輯GALGAL器件為主要代表。器件為主要代表。 根據(jù)根據(jù)PLD器件的與陣列和或陣列的編程情況以及輸出形式，器件的與陣列和或陣列的編程情況以及輸出形式，低

5、密度可編程邏輯器件通?？煞譃樗念?。低密度可編程邏輯器件通?？煞譃樗念?。2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 2.2.1 2.2.1 電路符號表示電路符號表示 圖圖2-3 常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照 2.2.1 2.2.1 電路符號表示電路符號表示 圖圖2-4 PLD的互補(bǔ)緩沖器的互補(bǔ)緩沖器 圖圖2-5 PLD的互補(bǔ)輸入的互補(bǔ)輸入 圖圖2-6 PLD中與陣列表示中與陣列表示 圖圖2-7 PLD中或陣列的表示中或陣列的表示 圖圖2-8 陣列線連接表示陣列線連接表示 2.2

6、.2 PROM 2.2.2 PROM 圖圖2-9 PROM基本結(jié)構(gòu)基本結(jié)構(gòu) 地址譯碼器存儲單元陣列0A1A1nA0W1W1pW0F1F1mFnp22.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 2.2.2 PROM 2.2.2 PROM 0111201110110.AAAWAAAWAAAWnnnn PROM中的地址譯碼器是完成中的地址譯碼器是完成PROM存儲陣列的行的選擇，存儲陣列的行的選擇，其邏輯函數(shù)是：其邏輯函數(shù)是： 2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 2.2.2 PROM 2.2.2 PROM 行單元的值列是存儲單元陣列第而，其中11 2 1, 1

7、pmMpmpn2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 01, 011, 111, 1101 , 011 , 111 , 1100, 010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp.2.2.2 PROM 2.2.2 PROM 與陣列（不可編程）或陣列（可編程）0A1A1nA0W1W1pW0F1F1mFnp2圖圖2-10 PROM的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu) 2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 2.2.2 PROM 2.2.2 PROM 圖圖2-11 PROM表達(dá)的表達(dá)的PLD陣列圖陣列圖 與陣列（固定）或陣列

8、（可編程）0A1A1A1A0A0A1F0F1010AACAAS2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 2.2.2 PROM 2.2.2 PROM 圖圖2-12 用用PROM完成半加器邏輯陣列完成半加器邏輯陣列 01110100AAFAAAAF與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 PROM(EPROM)PROM(EPROM)可編程存儲器可編程存儲器I2I1I0Q0Q1Q2或門陣列（可編程）與門陣列（固定）PROM結(jié)構(gòu)p與陣列為全譯碼陣列，器件與陣列為全譯碼陣列，器件的規(guī)模將隨著輸入信號數(shù)量

9、的規(guī)模將隨著輸入信號數(shù)量n n的增加成的增加成2 2n n指數(shù)級增長。因指數(shù)級增長。因此此PROMPROM一般只用于數(shù)據(jù)存儲一般只用于數(shù)據(jù)存儲器，不適于實(shí)現(xiàn)邏輯函數(shù)。器，不適于實(shí)現(xiàn)邏輯函數(shù)。pEPROM和和EEPROM用用PROM實(shí)現(xiàn)組合邏輯電路功能實(shí)現(xiàn)組合邏輯電路功能實(shí)現(xiàn)的函數(shù)為：實(shí)現(xiàn)的函數(shù)為：BABAF1BABAF2BAF3固定連接點(diǎn)固定連接點(diǎn)（與）（與）編程連接點(diǎn)編程連接點(diǎn)（或）（或） PROM(EPROM)PROM(EPROM)可編程存儲器可編程存儲器特點(diǎn)與陣列固定與陣列固定, ,全譯碼形式全譯碼形式, ,產(chǎn)生輸入產(chǎn)生輸入變量的變量的全部最小項(xiàng)全部最小項(xiàng)或陣列可編程或陣列可編程輸入變量

10、數(shù)增加輸入變量數(shù)增加, ,與陣列規(guī)模迅速增加與陣列規(guī)模迅速增加, ,價(jià)價(jià)格上漲格上漲組合型結(jié)構(gòu)組合型結(jié)構(gòu), ,無觸發(fā)器無觸發(fā)器2.2.3 PLA 2.2.3 PLA 圖圖2-13 PLA邏輯陣列示意圖邏輯陣列示意圖 與陣列（可編程）或陣列（可編程）0A1A1A1A0A0A1F0F2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 2.2.3 PLA 2.2.3 PLA 圖圖2-14 PLA與與 PROM的比較的比較 0A1A1F0F2A2F0A1A1F0F2A2F2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 2.2.4 PAL 2.2.4 PAL 圖圖2-15 PAL

11、結(jié)構(gòu)結(jié)構(gòu) 圖圖2-16 PAL的常用表示的常用表示 0A1A1F0F0A1A1F0F2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 PALPAL可編程陣列邏輯可編程陣列邏輯I2I1I0Q0Q1Q2或門陣列（固定）與門陣列（可編程）PAL結(jié)構(gòu)p與陣列可編程使輸入項(xiàng)增多，或陣列固定使器件簡化。p或陣列固定明顯影響了器件編程的靈活性。BnAn“或”陣列（固定）SnCn+1“與”陣列(可編程)CnnnnnnnnnnnnnnnnnnnnnCBCABACCBACBACBACBAS1AnBnCnAnBnCnAnBnCnAnBnCnAnBnAnCnBnCn用PAL實(shí)現(xiàn)全加器圖圖2-17 一種一種

12、PAL16V8的部分結(jié)構(gòu)圖的部分結(jié)構(gòu)圖 11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 7 8121115 1619 2023 2427 28312.2.5 GAL 2.2.5 GAL 2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 GAL GAL即即通用陣列邏輯器件通用陣列邏輯器件，首次在，首次在PLDPLD上采用了上

13、采用了EEPROMEEPROM工藝，使得工藝，使得GALGAL具有電可擦除重復(fù)編程的特點(diǎn)，具有電可擦除重復(fù)編程的特點(diǎn)，徹底解決了徹底解決了熔絲型熔絲型可編程器件的一次可編程問題?？删幊唐骷囊淮慰删幊虇栴}。GALGAL在在“與與- -或或”陣列結(jié)構(gòu)上沿用了陣列結(jié)構(gòu)上沿用了PALPAL的與陣列可編程、或的與陣列可編程、或陣列固定的結(jié)構(gòu)，但對陣列固定的結(jié)構(gòu)，但對PALPAL的輸出的輸出I/OI/O結(jié)構(gòu)進(jìn)行了較大的結(jié)構(gòu)進(jìn)行了較大的改進(jìn)，在改進(jìn)，在GALGAL的輸出部分增加了輸出邏輯宏單元的輸出部分增加了輸出邏輯宏單元OLMC(Output Macro Cell)OLMC(Output Macro C

14、ell)。 與陣列可編程與陣列可編程或陣列固定或陣列固定輸出端集成輸出邏輯宏單元輸出端集成輸出邏輯宏單元(OLMC)(OLMC)編程容易編程容易, ,結(jié)構(gòu)簡單結(jié)構(gòu)簡單, ,應(yīng)用最廣泛應(yīng)用最廣泛 GALGAL通用可編程陣列邏輯通用可編程陣列邏輯特點(diǎn)GALGAL器件的器件的OLMCOLMCOutput Logic Macro CellOutput Logic Macro Cellp每個(gè)每個(gè)OLMCOLMC包含或陣列中的一個(gè)包含或陣列中的一個(gè)或門或門p組成：組成：n異或門：控制輸出信號的異或門：控制輸出信號的極性極性nD D觸發(fā)器：適合設(shè)計(jì)時(shí)序電觸發(fā)器：適合設(shè)計(jì)時(shí)序電路路n4 4個(gè)多路選擇器個(gè)多路選

15、擇器輸出使能選擇反饋信號選擇或門控制選擇輸出選擇 GALGAL器件與器件與PALPAL器件的器件的區(qū)別在于用可編程的區(qū)別在于用可編程的輸出邏輯宏單元輸出邏輯宏單元（OLMCOLMC）代替固定的）代替固定的或陣列?？梢詫?shí)現(xiàn)時(shí)或陣列?？梢詫?shí)現(xiàn)時(shí)序電路序電路。邏輯宏單元OLMC復(fù)雜高密度復(fù)雜高密度PLDPLD的基本結(jié)構(gòu)的基本結(jié)構(gòu)復(fù)雜高密度復(fù)雜高密度PLDPLD包括包括: : 可擦除可編程邏輯器件可擦除可編程邏輯器件EPLDEPLD 復(fù)雜的可編程邏輯器件復(fù)雜的可編程邏輯器件CPLD CPLD (Complex Programmable Logic Device)(Complex Programmabl

16、e Logic Device) 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列FPGAFPGA(Field Programmable Gate Array) (Field Programmable Gate Array) 可擦除可編程邏輯器件可擦除可編程邏輯器件EPLDEPLD 一般來說，世界著名的半導(dǎo)體公司，一般來說，世界著名的半導(dǎo)體公司，如如AlteraAltera、XilinxXilinx、AMDAMD、LatticeLattice和和AtmelAtmel等公司均生產(chǎn)等公司均生產(chǎn)EPLDEPLD產(chǎn)品，但是這些產(chǎn)品，但是這些產(chǎn)品的結(jié)構(gòu)差異很大。產(chǎn)品的結(jié)構(gòu)差異很大。 通常，通常，EPLDEPLD的基本結(jié)構(gòu)

17、主要包括的基本結(jié)構(gòu)主要包括可編可編程的與邏輯陣列程的與邏輯陣列、固定的或邏輯陣列固定的或邏輯陣列和和輸輸出邏輯宏單元出邏輯宏單元三個(gè)部分。三個(gè)部分。 為了提高集成度，同時(shí)又保持為了提高集成度，同時(shí)又保持EPLDEPLD傳輸時(shí)間可傳輸時(shí)間可預(yù)測的優(yōu)點(diǎn)，生產(chǎn)廠商將若干個(gè)類似預(yù)測的優(yōu)點(diǎn)，生產(chǎn)廠商將若干個(gè)類似PALPAL的功能模的功能模塊和實(shí)現(xiàn)互連的開關(guān)矩陣集成在同一芯片上，這樣塊和實(shí)現(xiàn)互連的開關(guān)矩陣集成在同一芯片上，這樣就形成了復(fù)雜的就形成了復(fù)雜的可編程邏輯器件可編程邏輯器件CPLDCPLD（Complex Complex Programmable Logic DeviceProgrammable

18、Logic Device）。）。一般而言，一般而言，CPLDCPLD在在集成度集成度和和結(jié)構(gòu)結(jié)構(gòu)上呈現(xiàn)出來的特點(diǎn)是：上呈現(xiàn)出來的特點(diǎn)是：與或陣列的與或陣列的規(guī)模更大，觸發(fā)器的數(shù)目更多，同時(shí)增加了大量的規(guī)模更大，觸發(fā)器的數(shù)目更多，同時(shí)增加了大量的邏輯宏單元和布線資源。邏輯宏單元和布線資源。 不同器件公司的不同器件公司的CPLDCPLD產(chǎn)品結(jié)構(gòu)不同。但是任何產(chǎn)品結(jié)構(gòu)不同。但是任何芯片公司的芯片公司的CPLDCPLD的基本結(jié)構(gòu)都應(yīng)該包括三個(gè)部分：的基本結(jié)構(gòu)都應(yīng)該包括三個(gè)部分：可編程邏輯宏單元可編程邏輯宏單元、可編程可編程I/OI/O單元單元和和布線池布線池，只，只不過不同公司具有不同的表示形式而已。

19、不過不同公司具有不同的表示形式而已。 邏輯陣列模塊I/O單元連線資源邏輯陣列模塊中包含多個(gè)宏單元邏輯陣列模塊中包含多個(gè)宏單元2.3 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理 圖圖2-19 MAX7128S的結(jié)構(gòu)的結(jié)構(gòu) 1 1邏輯陣列塊邏輯陣列塊(LAB) (LAB) 2.3 CPLD2.3 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理 2 2宏單元宏單元 全局時(shí)鐘信號全局時(shí)鐘信號全局時(shí)鐘信號由高電平有效的時(shí)鐘信號使能全局時(shí)鐘信號由高電平有效的時(shí)鐘信號使能 用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘2.3 CPLD2.3 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理邏輯陣列邏輯陣列MA

20、X7000MAX7000系列中的宏單元系列中的宏單元 乘積項(xiàng)選擇矩陣乘積項(xiàng)選擇矩陣可編程寄存器可編程寄存器 2.3 CPLD2.3 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理 圖圖2-18 MAX7000系列的單個(gè)宏單元結(jié)構(gòu)系列的單個(gè)宏單元結(jié)構(gòu) （2 2）宏單元內(nèi)部結(jié)構(gòu)）宏單元內(nèi)部結(jié)構(gòu)乘積項(xiàng)邏輯陣列乘積項(xiàng)選擇矩陣可編程觸發(fā)器3 3擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng) 圖圖2-20 共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu) 2.3 CPLD2.3 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理共享擴(kuò)展項(xiàng)共享擴(kuò)展項(xiàng) 3 3擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng) 圖圖2-22 并聯(lián)擴(kuò)展項(xiàng)饋送方式并聯(lián)擴(kuò)展項(xiàng)饋送方式 并聯(lián)擴(kuò)展項(xiàng)并聯(lián)擴(kuò)展項(xiàng)

21、4 4可編程連線陣列可編程連線陣列(PIA) (PIA) 圖圖2-22 PIA信號布線到信號布線到LAB的方式的方式 2.3 CPLD2.3 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理5 5I/OI/O控制塊控制塊 圖圖2-23 EPM7128S器器件的件的I/O控制塊控制塊 1 1、工作電源的類型和接入要求、工作電源的類型和接入要求2 2、編程口（、編程口（JTAGJTAG、PSPS、ASAS）3 3、各種端口的電氣性能與使用方法、各種端口的電氣性能與使用方法4 4、內(nèi)部的嵌入式模塊、內(nèi)部的嵌入式模塊5 5、配置器件、配置器件 硬件特性的硬件特性的5 5個(gè)方面：個(gè)方面：2.4 FPGA2.

22、4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 FPGAFPGA的結(jié)構(gòu)與生產(chǎn)廠家有關(guān)，的結(jié)構(gòu)與生產(chǎn)廠家有關(guān)，其一般由下面幾部分組成其一般由下面幾部分組成: : 基本可編程邏輯單元基本可編程邏輯單元 可編程輸入可編程輸入/ /輸出單元輸出單元 布線資源布線資源 嵌入式嵌入式RAMRAM 底層嵌入功能單元底層嵌入功能單元 內(nèi)嵌專用硬核內(nèi)嵌專用硬核 （1 1）FPGAFPGA結(jié)構(gòu)結(jié)構(gòu)2.4 FPGA2.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 （1 1）FPGAFPGA結(jié)構(gòu)結(jié)構(gòu)(Altera Cyclone series)LABLEFPGAFPGA中的邏輯陣列塊（中的邏輯陣列塊（LABLAB）LE

23、LE內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu)2.4.1 2.4.1 查找表邏輯結(jié)構(gòu)查找表邏輯結(jié)構(gòu) 圖圖2-24 FPGA查找表單元查找表單元 查找表LUT輸入1輸入2輸入3輸入4輸出2.4 FPGA2.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 0000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多路選擇器2.4.1 2.4.1 查找表邏輯結(jié)構(gòu)查找表邏輯結(jié)構(gòu) 圖圖2-25 FPGA查找表單元內(nèi)部結(jié)構(gòu)查找表單元內(nèi)部結(jié)構(gòu) 查找表的基本原理查找表的基本原理實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式 a,b,c,d 輸入邏輯輸出地址RAM中存儲的內(nèi)容00000000000001000010.0.01111111

24、111N N個(gè)輸入的邏輯函數(shù)需要個(gè)輸入的邏輯函數(shù)需要2 2的的N N次方的容量的次方的容量的SRAMSRAM來實(shí)現(xiàn)，一般多個(gè)輸入的查找表采用來實(shí)現(xiàn)，一般多個(gè)輸入的查找表采用多個(gè)邏輯塊多個(gè)邏輯塊級連級連的方式的方式查找表的基本原理查找表的基本原理N N個(gè)輸入的邏輯函數(shù)需要個(gè)輸入的邏輯函數(shù)需要2 2的的N N次方的容量的次方的容量的SRAMSRAM來實(shí)現(xiàn)，一般多于輸入的查找表采用多個(gè)邏輯來實(shí)現(xiàn)，一般多于輸入的查找表采用多個(gè)邏輯塊級連的方式塊級連的方式查找表與門查找表與門查找表與門d3. . 0d7. . 4d11. . 0FPGAFPGA中的嵌入式陣列（中的嵌入式陣列（EABEAB）p可靈活配置的

25、可靈活配置的RAMRAM塊塊p用途用途n實(shí)現(xiàn)比較復(fù)雜的函數(shù)的查找表，如正弦、余弦等。實(shí)現(xiàn)比較復(fù)雜的函數(shù)的查找表，如正弦、余弦等。n可實(shí)現(xiàn)多種存儲器功能，如可實(shí)現(xiàn)多種存儲器功能，如RAMRAM，ROMROM，雙口，雙口RAMRAM，F(xiàn)IFOFIFO，StackStack等等n靈活配置方法：靈活配置方法：2562568 8，也可配成，也可配成5125124 4嵌入式陣列塊EAB（Embedded Array Block）參見原圖2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-26 Cyclone LE結(jié)構(gòu)圖結(jié)構(gòu)圖 2.4.2 Cyclone2.

26、4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-27 Cyclone LE普通模式普通模式 2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-28 Cyclone LE動態(tài)算術(shù)模式動態(tài)算術(shù)模式 2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-29 Cyclone LAB結(jié)構(gòu)結(jié)構(gòu) 2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-31LAB控制信號生成的邏輯圖控制信號生成的邏輯圖 2.4.2 Cyclone2.4.2

27、 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-32 快速進(jìn)位選擇鏈快速進(jìn)位選擇鏈 圖圖2-33 LUT鏈和寄存器鏈的使用鏈和寄存器鏈的使用 2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4 FPGA2.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 圖圖2-34 LVDS連接連接 2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4 FPGA2.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 FPGAFPGA和和CPLDCPLD都是可編程都是可編程ASICASIC器件器件, ,有

28、很多共同特有很多共同特點(diǎn)點(diǎn), ,但由于但由于CPLDCPLD和和FPGAFPGA硬件結(jié)構(gòu)上的差異硬件結(jié)構(gòu)上的差異, ,使得它使得它們具有各自的特點(diǎn)。們具有各自的特點(diǎn)。 盡管盡管CPLDCPLD和和FPGAFPGA在硬件結(jié)構(gòu)上有一定的差異，在硬件結(jié)構(gòu)上有一定的差異，但是對用戶而言，但是對用戶而言，CPLDCPLD和和FPGAFPGA的的設(shè)計(jì)流程是相似設(shè)計(jì)流程是相似的，使用的，使用EDAEDA軟件的設(shè)計(jì)方法也沒有太大的差別。軟件的設(shè)計(jì)方法也沒有太大的差別。設(shè)計(jì)時(shí)，需根據(jù)所需選器件型號充分發(fā)揮器件的設(shè)計(jì)時(shí)，需根據(jù)所需選器件型號充分發(fā)揮器件的特性就可以了。特性就可以了。 CPLD和和FPGA的異同的異

29、同 由于各個(gè)可編程邏輯器件公司的產(chǎn)品在價(jià)由于各個(gè)可編程邏輯器件公司的產(chǎn)品在價(jià)格、性能、邏輯規(guī)模和封裝以及格、性能、邏輯規(guī)模和封裝以及EDAEDA開發(fā)工具開發(fā)工具性能等方面各具特色，因此，設(shè)計(jì)者必須根性能等方面各具特色，因此，設(shè)計(jì)者必須根據(jù)各自的設(shè)計(jì)在其中做出選擇。一般在選擇據(jù)各自的設(shè)計(jì)在其中做出選擇。一般在選擇過程中，需要考慮這幾個(gè)方面的問題：過程中，需要考慮這幾個(gè)方面的問題： 1.1.器件資源的選擇器件資源的選擇 2. 2.器件速度的選擇器件速度的選擇 3. 3.器件封裝的選擇器件封裝的選擇 4. 4.在在CPLDCPLD和和FPGAFPGA之間做選擇之間做選擇 CPLD和和FPGA的選擇的

30、選擇CPLDCPLD與與FPGAFPGA的區(qū)別的區(qū)別CPLDFPGA內(nèi)部結(jié)構(gòu)ProducttermLookup Table程序存儲內(nèi)部EEPROMSRAM，外掛EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場合完成控制邏輯能完成比較復(fù)雜的算法速度慢快其他資源EAB，鎖相環(huán)保密性可加密一般不能保密FPGA與CPLD的區(qū)別 FPGA采用采用SRAM進(jìn)行功能配置，可重復(fù)編進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因中的數(shù)據(jù)丟失。因此，需此，需在在FPGA外加外加EPROM，將配置數(shù)據(jù)寫入，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動將數(shù)據(jù)引入其中，系統(tǒng)

31、每次上電自動將數(shù)據(jù)引入SRAM中。中。CPLD器件一般采用器件一般采用EEPROM存儲技術(shù)存儲技術(shù)，可重，可重復(fù)編程，并且系統(tǒng)掉電后，復(fù)編程，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)中的數(shù)據(jù)不會丟失，適于數(shù)據(jù)的保密。不會丟失，適于數(shù)據(jù)的保密。FPGA與CPLD的區(qū)別 FPGA器件含有豐富的觸發(fā)器資源，易于實(shí)器件含有豐富的觸發(fā)器資源，易于實(shí)現(xiàn)時(shí)序邏輯，如果要求實(shí)現(xiàn)較復(fù)雜的組合電路則現(xiàn)時(shí)序邏輯，如果要求實(shí)現(xiàn)較復(fù)雜的組合電路則需要幾個(gè)需要幾個(gè)CLB結(jié)合起來實(shí)現(xiàn)。結(jié)合起來實(shí)現(xiàn)。CPLD的與或陣列的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但觸發(fā)結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。器

32、資源相對較少。FPGA與CPLD的區(qū)別 FPGA為細(xì)粒度結(jié)構(gòu)，為細(xì)粒度結(jié)構(gòu)，CPLD為粗粒度結(jié)構(gòu)。為粗粒度結(jié)構(gòu)。FPGA內(nèi)部有豐富連線資源，內(nèi)部有豐富連線資源，CLB分塊較小，分塊較小，芯片的利用率較高。芯片的利用率較高。CPLD的宏單元的與或陣的宏單元的與或陣列較大，通常不能完全被應(yīng)用，且宏單元之間列較大，通常不能完全被應(yīng)用，且宏單元之間主要通過高速數(shù)據(jù)通道連接，其容量有限，限主要通過高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線，因此制了器件的靈活布線，因此CPLD利用率較利用率較FPGA器件低。器件低。FPGA與CPLD的區(qū)別 FPGA為非連續(xù)式布線，為非連續(xù)式布線，CPLD為連續(xù)式

33、布線。為連續(xù)式布線。FPGA器件在每次編程時(shí)實(shí)現(xiàn)的邏輯功能一樣，但器件在每次編程時(shí)實(shí)現(xiàn)的邏輯功能一樣，但走的路走的路線不同線不同，因此，因此延時(shí)不易控制延時(shí)不易控制，要求開發(fā)軟件允許工程師對，要求開發(fā)軟件允許工程師對關(guān)鍵的路線給予限制。關(guān)鍵的路線給予限制。CPLD每次布線路徑一樣，每次布線路徑一樣，CPLD的連續(xù)式互連結(jié)構(gòu)利用具有同樣長度的一些金屬線實(shí)現(xiàn)邏的連續(xù)式互連結(jié)構(gòu)利用具有同樣長度的一些金屬線實(shí)現(xiàn)邏輯單元之間的互連。輯單元之間的互連。連續(xù)式互連結(jié)構(gòu)連續(xù)式互連結(jié)構(gòu)消除了分段式互連結(jié)消除了分段式互連結(jié)構(gòu)在定時(shí)上的差異，并在邏輯單元之間提供快速且具有固構(gòu)在定時(shí)上的差異，并在邏輯單元之間提供快速

34、且具有固定延時(shí)的通路。定延時(shí)的通路。CPLD的延時(shí)較小。的延時(shí)較小。PLDPLD器件的命名與選型器件的命名與選型pEPM7 128 S L C 8410nEPM7：產(chǎn)品系列為EPM7000系列n128：有128個(gè)邏輯宏單元nS：電壓為5V，AE為3.3V，B為2.5VnL：封裝為PLCC，Q代表PQFP等nC：商業(yè)級（Commercial）070度，I：工業(yè)級（Industry），4085度M：軍品級（Military），55125度n84：管腳數(shù)目n10：速度級別2.5 2.5 硬件測試技術(shù)硬件測試技術(shù) 2.5.1 2.5.1 內(nèi)部邏輯測試內(nèi)部邏輯測試 (DFT (DFT：可測性設(shè)計(jì)）：可測

35、性設(shè)計(jì)） 掃描寄存器掃描寄存器：是把：是把ASIC中關(guān)鍵邏輯部分的普通寄存中關(guān)鍵邏輯部分的普通寄存器用測試掃描寄存器來代替，在測試中可以動態(tài)地測試、器用測試掃描寄存器來代替，在測試中可以動態(tài)地測試、分析設(shè)計(jì)其中寄存器所處的狀態(tài)，甚至對某個(gè)寄存器加分析設(shè)計(jì)其中寄存器所處的狀態(tài)，甚至對某個(gè)寄存器加以激勵(lì)信號，改變該寄存器的狀態(tài)。以激勵(lì)信號，改變該寄存器的狀態(tài)。 2.5.2 JTAG2.5.2 JTAG邊界掃描測試邊界掃描測試 引引 腳腳描描 述述功功 能能TDI測試數(shù)據(jù)輸入測試數(shù)據(jù)輸入(Test Data Input)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在

36、TCK的上升沿移入。的上升沿移入。TDO測試數(shù)據(jù)輸出測試數(shù)據(jù)輸出(Test Data Output)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時(shí)，該引腳處于的下降沿移出。如果數(shù)據(jù)沒有被移出時(shí)，該引腳處于高阻態(tài)。高阻態(tài)。TMS測試模式選擇測試模式選擇(Test Mode Select)控制信號輸入引腳，負(fù)責(zé)控制信號輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換。控制器的轉(zhuǎn)換。TMS必須在必須在TCK的上升沿到來之前穩(wěn)定。的上升沿到來之前穩(wěn)定。TCK測試時(shí)鐘輸入測試時(shí)鐘輸入(Test Clock Input)時(shí)鐘輸入到時(shí)鐘輸入到BST電

37、路，一些操作發(fā)生在上升沿，而另電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。一些發(fā)生在下降沿。TRST測試復(fù)位輸入測試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路低電平有效，異步復(fù)位邊界掃描電路(在在IEEE規(guī)范中，規(guī)范中，該引腳可選該引腳可選)。表表2-1 邊界掃描邊界掃描IO引腳功能引腳功能 2.5 2.5 硬件測試技術(shù)硬件測試技術(shù) 2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2.6 FPGA/CPLD2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2.6.3 Altera2.6.3 Altera公司公司FPGAFPGA和和CPLDCPLD器件系列器件系列 1. Stratix II 系列系列FPGA 2. ACEX系列系列FPGA 3. MAX系列系列CPLD 4. Cyclone系列系列FPGA低成本低成本FPGA 5. Cyclone II系列系列FPGA 6. MAX II系列器件系列器件 7. Altera宏功能塊及宏功能塊及IP核核 2.6 FPGA/