TMS320C61416 EMIF下雙FPGA加載設(shè)計(jì)

1、tms320c61416 emif下雙fpga加載設(shè)計(jì)基于sram結(jié)構(gòu)的容量大，可重復(fù)操作，應(yīng)用相當(dāng)廣泛;但其結(jié)構(gòu)類似于sram，掉電后數(shù)據(jù)走失，因此每次上電時都需重新加載。目前實(shí)現(xiàn)加載的辦法通常有兩種：一種是用專用cable通過jtag口舉行數(shù)據(jù)加載，另一種是外掛與該fpga廠商配套的prom芯片。前者需要在pc機(jī)上運(yùn)行專用的加載軟件，挺直下載到fpga片內(nèi)，所以掉電數(shù)據(jù)仍然會走失，只適用于fpga調(diào)試階段而不能應(yīng)用于工業(yè)現(xiàn)場的數(shù)據(jù)加載。后者雖然可以解決數(shù)據(jù)走失問題，但這種專用芯片成本較高，供貨周期也較長(普通大于2個月)，使fpga產(chǎn)品的開發(fā)時光受到很大約束。因此希翼找到一種更簡便有用的f

2、pga芯片數(shù)據(jù)加載辦法。按照fpga芯片加載時序分析，本文提出了采納通過市面上頻繁的flash rom芯片替代專用prom的方式，通過的外部高速舉行fpga加載;既節(jié)省了系統(tǒng)成本，也能達(dá)到fpga上電快速加載的目的;特殊適用于在fpga調(diào)試后期，待固化程序的階段。下面以兩片公司virtex-4系列xc4vlx60芯片為例，具體介紹采納ti公司的tms320c61416dsp控制fpga芯片數(shù)據(jù)加載的軟硬件設(shè)計(jì)。1 xilinx fpga配置原理virtex-4系列的fpga芯片外部配置引腳mode pin(m0、m1、m2)，有5種配置模式，如表1所列。fpga在slave selectmap

3、方式下，共用了表2所列的15個配置引腳。1.1 配置流程fpga加載時序1所示。各配置信號必需滿足其時序關(guān)系，否則配置工作無法正常完成。圖1中，slave selelctmap加載主要包括以下3個步驟：啟動和初始化。fpga上電正常后，通過prog_b引腳低脈沖舉行fpga異步復(fù)位，使得fpga內(nèi)部規(guī)律清零。第二prog_b上拉高，停止外部復(fù)位，init_b引腳會在tpor時光段內(nèi)自動產(chǎn)生一個由低到高的跳變，指示fpga內(nèi)部初始化完成，可以舉行數(shù)據(jù)下載;同時fpga在init_b的升高沿采樣其模式引腳mode pin，打算其模式配置。比特流加載。init_b信號變高后，不需要額外的等待時光，v

4、irtex器件就可以立刻開頭數(shù)據(jù)的配置。比特流數(shù)據(jù)在外部cclk信號升高沿按字節(jié)方式置入。該過程包括同步初始化字、器件id號校驗(yàn)、加載配置數(shù)據(jù)幀、crc校驗(yàn)4個部分。startup啟動。在勝利校驗(yàn)crc碼位后，比特流指令使得fpga進(jìn)入startup狀態(tài)。它是由8相狀態(tài)機(jī)實(shí)現(xiàn)的。中間包括等待dcm鎖相、dci匹配等幾個狀態(tài)，最后fpga釋放外部done引腳，對外輸出高阻態(tài)，由外部上拉高，指示fpga加載勝利。1.2 文件生成ise生成數(shù)據(jù)文件主要有3種：bit文件，由二進(jìn)制格式舉行表征規(guī)律設(shè)計(jì)，包括文件頭和配置數(shù)據(jù)，主要用于jtag下載電纜模式;mcs文件，為外部prom燒寫生成的下載文件，a

5、scii碼，與前者不同的是它含有在prom中的數(shù)據(jù)地址和校驗(yàn)值;bin文件格式，由二進(jìn)制表示，徹低由配置數(shù)據(jù)組成，不需要作其他的提取和進(jìn)制轉(zhuǎn)換，只是配置前的byte-swapped是在中實(shí)現(xiàn)的。本設(shè)計(jì)采納的是bin文件格式。2 硬件實(shí)現(xiàn)系統(tǒng)采納2片xilinx virtex-4系列的600萬門的fpga xc4vlx60。主是ti公司高性能定點(diǎn)處理器tms320c6416，對外有2個emif總線接口，分離是64位寬emifa和16位寬emifb。emifb上掛有8位8mb的flash和16位cpld：flash做2片fpga的bin文件保存，之前由器燒寫;cpld用于2片fpga地址譯碼和ds

6、p與fpga配置部分的規(guī)律接口。囫圇數(shù)據(jù)流程是在dsp上電啟動后，bootloader自行引導(dǎo)用戶程序運(yùn)行。該程序負(fù)責(zé)由emifb總線搬移flash空間中bin文件，通過cpld分離對2片fpga舉行配置加載。硬件系統(tǒng)拓?fù)鋱D2所示。3 軟件設(shè)計(jì)軟件包括3部分：引導(dǎo)bootloader代碼，加載fpga用戶程序以及接口部分的cpld 代碼。3.1 dsp bootloader本系統(tǒng)中目標(biāo)板處于fpga調(diào)試后期，需要固化其加載程序。整板上電后，要求脫離仿真器自行加載fpga，因此這里采納dsp的emif boot方式。它是由dsp上電復(fù)位后，以默認(rèn)rom時序通過edma自行搬移bce1的rom空間

7、前1 kb內(nèi)容到片內(nèi)，在其0x0地址開頭運(yùn)行。普通由c編寫的程序代碼長度都遠(yuǎn)大于1 kb，假如只是純粹由dsp搬移flash前1 kb空間，這樣便會走失數(shù)據(jù)，程序無法正常運(yùn)行。這里采納由匯編語言寫的一個兩次搬移的bootloader程序，來引導(dǎo)較大的用戶程序。用法匯編語言是由于其代碼效率高，代碼長度短(本系統(tǒng)中惟獨(dú)256字節(jié))。兩次搬移是由于第一次dsp自行搬移后的bootloader會占用片內(nèi)的0x0地址前1 kb空間，與下一步的用戶程序0x0地址拷貝矛盾(中斷向量表必需放在0x0地址，否則會走失中斷跳轉(zhuǎn)的肯定地址)，且運(yùn)行中的bootloader不能籠罩自身。所以把拷貝用戶程序的那部分代碼

8、放在片內(nèi)較底端運(yùn)行，騰出了用戶空間的0x0地址。最后整體拷貝結(jié)束后，bootloader再跳轉(zhuǎn)到用戶程序入口地址c_int00運(yùn)行。3.2 用戶程序和cpld程序本系統(tǒng)中2片fpga加載的原理一樣。為避開繁瑣，這里以1片fpga_a為例來作介紹。cpld在系統(tǒng)中負(fù)責(zé)2項(xiàng)工作。映射dsp端flash分頁寄存器：控制flash的高3位地址線，分8頁，每頁1 mb空間。映射dsp端2片fpga的加載寄存器：a.配置寄存器fpgaa(b)_config_reg8：o。負(fù)責(zé)配置數(shù)據(jù)和時鐘，高8位為byte-swapped前的數(shù)據(jù)位，輸出到配置引腳時舉行字節(jié)交換，最低位為cclk位。b.控制寄存器fpga

9、a(b)_prog_reg2：o。負(fù)責(zé)外部控制引腳，分離為cs_b、rdwr_b和prog_b。c.狀態(tài)寄存器fpgaa(b)_state_reg2：0。負(fù)責(zé)回讀配置中的握手信號，分離為busy、done和init_b。由bootloader引導(dǎo)的用戶程序由開發(fā)，在ccs下調(diào)試通過。它主要實(shí)現(xiàn)flash翻頁，把之前燒寫在flash中的bin文件，通過上述cpld中3個加載寄存器對fpga舉行上電配置。詳細(xì)流程3所示。當(dāng)前fpga配置時鐘cclk是在用戶程序中通過dsp寫指令產(chǎn)生的，即寫fpgaa(b)_config_reg的cclk位凹凸電平;同時8位配置數(shù)據(jù)也延續(xù)寫2次，由cpld鎖存到fpga總線上，便能充分保證圖1中該有效數(shù)據(jù)在cclk升高沿上被鎖。以下是cpld中動態(tài)加載部分的verilog代碼：/fpga控制寄存器(dsp只寫)結(jié) 語該系統(tǒng)已勝利用于某公司一款軟件平臺中，通過反復(fù)軟硬件調(diào)試，現(xiàn)已投放市場。此外，因?yàn)樵撓到y(tǒng)中的dsp芯片tms320c6416自帶pci橋，因此該平