FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：片上邏輯分析儀（ChipScope Pro）使用技巧

1、fpga設(shè)計(jì)開發(fā)軟件ise使用技巧之：片上邏輯分析儀（chipscope pro）使用技巧 6.7 片上規(guī)律分析儀(chipscope pro)用法技巧 在的調(diào)試階段，傳統(tǒng)的辦法在設(shè)計(jì)fpga的板時(shí)，保留一定數(shù)量的fpga管腳作為測(cè)試管腳。在調(diào)試的時(shí)候?qū)⒁獪y(cè)試的信號(hào)引到測(cè)試管腳，用規(guī)律分析儀觀看內(nèi)部信號(hào)。這種辦法存在無數(shù)弊端：一是規(guī)律分析儀價(jià)格昂揚(yáng)，每個(gè)公司擁有的數(shù)量有限，在研發(fā)期間往往供不應(yīng)求，影響進(jìn)度;二是pcb布線后測(cè)試腳的數(shù)量就確定了，不能靈便地增強(qiáng)，當(dāng)測(cè)試腳不夠用時(shí)會(huì)影響測(cè)試，測(cè)試管腳太多又影響pcb布局布線。chipscope pro是ise下一款功能強(qiáng)大的在線調(diào)試工具。面向這些問

2、題，chipscope pro都可以有效地解決。6.7.1 chipscope pro概述chipscope pro是針對(duì) virtex-ii pro/ virtex/ virtex-ii/ virtex-em/ spartan-iie/ spartan-iie 系列fpga的在線片內(nèi)信號(hào)分析工具。它的主要功能是通過jtag口，在線實(shí)時(shí)讀取fpga的內(nèi)部信號(hào)。chipscope pro的基本原理是利用fpga中未用法的blockram，按照用戶設(shè)定的觸發(fā)條件將信號(hào)實(shí)時(shí)地保存到這些blockram中，然后通過jtag口傳送到計(jì)算機(jī)，最后在計(jì)算機(jī)屏幕上顯示出時(shí)序波形。chipscope pro應(yīng)用

3、的框圖6.34所示。圖6.34 chipscope pro應(yīng)用框圖其中ila、icon是為了用法chipscope pro觀看信號(hào)而插入的核。chipscope pro工作時(shí)普通需要用戶設(shè)計(jì)中實(shí)例化兩種核：一是集成規(guī)律分析儀核(ila core，integrate logic analyzer core)，該核主要用于提供觸發(fā)和捕捉的功能;二是集成控制核(icon core，integrated contorller core)，負(fù)責(zé)ila core和邊界掃描端口(jtag)的通信。一個(gè)icon core可以銜接115個(gè)ila core。chipscope pro工作時(shí)，ila core按照用

4、戶設(shè)置的觸發(fā)條件捕捉數(shù)據(jù)，然后在icon core控制下，通過邊界掃描端口上傳到計(jì)算機(jī)，最后用chipscope pro analyzer顯示信號(hào)波形。6.7.2 chipscope pro設(shè)計(jì)流程chipscope pro工具箱中包含了3個(gè)工具：chipscope pro core generator、chipscope pro core inserter、chipscope pro analyzer，用法chipscope pro在線調(diào)試工具的fpga設(shè)計(jì)流程6.35所示。由上述流程可知，chipscope pro有兩種用法辦法。第一種是由chipscope pro core genera

5、tor按照設(shè)定條件生成在線規(guī)律分析儀ip核，包括icon core、ila core、ila/atc core和iba/opb core等，之后設(shè)計(jì)人員在原h(huán)dl代碼中實(shí)例化這些核，然后舉行綜合、布局布線、下載配置文件，就可以利用chipscope pro analyzer設(shè)定的觸發(fā)條件，觀看信號(hào)波形。其次種是原代碼完成綜合后，由chipscope core inserter工具插入icon core和ila core等核，它能自動(dòng)完成在設(shè)計(jì)網(wǎng)表中插入這些核的工作，而不用手動(dòng)在hdl代碼中實(shí)例化這些核，在實(shí)際中應(yīng)用的比較多，也是推舉大家用法的辦法。下面就重點(diǎn)介紹chipscope pro co

6、re inserter和chipscope pro analyzer的用法，這里以chipscope pro 8.2i為例來介紹。6.7.3 chipscope pro core inserter簡(jiǎn)介chipscope pro core inserter的啟動(dòng)有兩種方式。(1)挺直在windows環(huán)境下運(yùn)行“開頭”/“程序”/“chipscope pro 8.2i”/“chipscope pro core inserter”指令。運(yùn)行后即可得到chipscope pro core inserter的用戶界面，6.36所示。(2)可以通過新建資源的辦法，6.37所示。新建chipscope pr

7、o inserter資源后，系統(tǒng)自動(dòng)生成擴(kuò)展名為cdc的文件。6.38所示，雙擊擴(kuò)展名為cdc的文件即可啟動(dòng)chipscope pro inserter界面。需要注重的是，在雙擊擴(kuò)展名為cdc的文件時(shí)，系統(tǒng)會(huì)先對(duì)該工程文件舉行綜合。綜合完成后才會(huì)啟動(dòng)chipscope pro inserter。圖6.36 chipscope pro core inserter用戶界面圖6.37 新建chipscope pro inserter資源對(duì)話框 圖6.38 新建chipscope pro core inserter資源后的界面這里在綜合前必需先對(duì)綜合屬性舉行設(shè)置，6.39所示，在綜合屬性對(duì)話框中對(duì)“s

8、ynthesis options”/“keep hierarchy”選項(xiàng)舉行設(shè)置。設(shè)置“keep hierarchy”為“yes”或“soft”。雙擊擴(kuò)展名為cdc的文件，系統(tǒng)完成綜合后，會(huì)自動(dòng)啟動(dòng)chipscope pro core inserter。設(shè)計(jì)者通過chipscope pro core inserter對(duì)觸發(fā)單元個(gè)數(shù)、觸發(fā)寬度、觸發(fā)條件、存儲(chǔ)深度、采樣時(shí)刻等參數(shù)舉行設(shè)置。設(shè)置完畢后，在ise下完成布局布線，下載配制文件，即可用chipscope pro analyzer舉行觀測(cè)。下面向chipscope pro core inserter的各項(xiàng)設(shè)置做具體的解釋。1.用戶界面啟動(dòng)c

9、hipscope pro core inserter后，顯示6.40所示的界面。在“input design netlist”文本框中設(shè)置輸入設(shè)計(jì)網(wǎng)表的路徑。設(shè)置好后，“output design netlist”和“output directory”會(huì)自動(dòng)生成，設(shè)計(jì)者也可自己指定。圖6.40 chipscope pro core inserter用戶界面假如是通過新建資源的辦法啟動(dòng)chipscope pro core inserter，這幾項(xiàng)顯示為灰色，無需設(shè)計(jì)者設(shè)置，系統(tǒng)會(huì)自動(dòng)找到設(shè)計(jì)網(wǎng)表文件。在“device family”下拉列表中選取設(shè)計(jì)所用的fpga后，就可單擊“next”按扭，進(jìn)

10、入“select integrated controller options”對(duì)話框，6.41所示。圖6.41 “select integrated controller options”對(duì)話框2.“select integrated controller options”對(duì)話框設(shè)置在6.40所示的“select device options”對(duì)話框中，可以指定是否禁止在jtag時(shí)鐘上插入bufg。假如選中此項(xiàng)，jtag時(shí)鐘將用法一般布線資源，而不是全局時(shí)鐘布線。這樣會(huì)在jtag時(shí)鐘線上產(chǎn)生較大的布線延時(shí)。因此在全局時(shí)鐘資源足夠用的狀況下，應(yīng)當(dāng)盡量使jtag時(shí)鐘用法bufg資源。即使因?yàn)槿謺r(shí)

11、鐘資源不夠而不得不禁用bufg時(shí)，也最好附加相應(yīng)約束，使延遲顫動(dòng)盡量小。推舉設(shè)計(jì)者在用法時(shí)不選此項(xiàng)。單擊“next”按鈕，進(jìn)入“select integrated logic analyzer options”對(duì)話框，6.42所示。圖6.42 “select integrated logic analyzer options”ila對(duì)話框3.“select integrated logic analyzer options”對(duì)話框設(shè)置6.42所示，可以看到在“select integrated logic analyzer options”ila對(duì)話框下有3個(gè)選項(xiàng)卡，可對(duì)觸發(fā)參數(shù)、捕捉參數(shù)、網(wǎng)

12、線銜接舉行設(shè)置?！皌rigger parameters”選項(xiàng)卡可對(duì)觸發(fā)端口數(shù)目，每個(gè)觸發(fā)端口的寬度、觸發(fā)條件推斷單元、觸發(fā)條件推斷單元的個(gè)數(shù)和類型等舉行設(shè)置。(1)觸發(fā)端口數(shù)目。在設(shè)計(jì)中可以按照需要設(shè)置多個(gè)觸發(fā)端口，每個(gè)ila core最多可以有16個(gè)輸入觸發(fā)端口，每個(gè)觸發(fā)端口下又可設(shè)置多個(gè)觸發(fā)條件推斷單元，但各個(gè)觸發(fā)端口包含的觸發(fā)條件推斷單元數(shù)量之和不能大于16。(2)觸發(fā)端口設(shè)置。一個(gè)完整的觸發(fā)端口設(shè)置包括：觸發(fā)寬度、觸發(fā)條件推斷單元個(gè)數(shù)及類型的設(shè)置。觸發(fā)寬度是指觸發(fā)端口包含信號(hào)線的個(gè)數(shù)。通過觸發(fā)條件推斷單元舉行推斷，當(dāng)信號(hào)線上的信號(hào)滿足設(shè)定的條件時(shí)，chipscope pro就可將其捕捉

13、并存儲(chǔ)在blockram中，用于在chipscope pro analyzer中顯示波形。對(duì)觸發(fā)條件可以設(shè)置個(gè)數(shù)和類型。當(dāng)有多個(gè)觸發(fā)條件時(shí)，可以將觸發(fā)條件設(shè)置為幾個(gè)觸發(fā)條件的規(guī)律組合。觸發(fā)條件推斷單元實(shí)際為，其類型可以有以下幾種，如表6.4所示。表6.4 觸發(fā)條件推斷單元的類型類 型數(shù)值類型匹 配 功 能bit/slice說 明basic0、1、x=、8用于普通信號(hào)比較，是一種節(jié)省資源的類型basic(w/trans)0、1、x、r、f、b=、transition detection4用于控制信號(hào)的比較，可以檢測(cè)跳變的發(fā)生extend0、1、x=、>、>=、>、>=、&

14、gt;、>=、>、>=、圖6.43 “capture parameters”選項(xiàng)卡設(shè)置所謂存儲(chǔ)深度，是指在滿足觸發(fā)條件后，要存儲(chǔ)多少數(shù)據(jù)，用于終于的波形顯示。chipscope pro可能的最大存儲(chǔ)深度為16384，最大數(shù)據(jù)位寬為256bit。實(shí)際的數(shù)據(jù)存儲(chǔ)深度和位數(shù)由fpga內(nèi)部剩余的blockram的數(shù)量打算。對(duì)于“data same as trigger”選項(xiàng)，有時(shí)要觀測(cè)的信號(hào)就是設(shè)置的觸發(fā)條件中的信號(hào)，此時(shí)選中此項(xiàng)即可。有時(shí)設(shè)定了觸發(fā)條件后，想觀看別的數(shù)據(jù)信號(hào)，這時(shí)可以不選中此項(xiàng)，數(shù)據(jù)與觸發(fā)信號(hào)徹低自立?！皀et connections”選項(xiàng)卡可以設(shè)置觸發(fā)端口信號(hào)線與

15、要觀測(cè)的信號(hào)的銜接，要觀測(cè)哪些信號(hào)，就將這些信號(hào)與端口的信號(hào)線銜接即可，6.44所示。圖6.44 “net connections”選項(xiàng)卡設(shè)置設(shè)置的銜接信號(hào)可以分為3類：時(shí)鐘信號(hào)(clock port)、觸發(fā)端口信號(hào)(trigger ports)和數(shù)據(jù)信號(hào)(data port)。單擊“modify connections”按鈕會(huì)浮現(xiàn)6.40所示對(duì)話框。圖6.45 網(wǎng)線銜接對(duì)話框設(shè)置完全部信號(hào)后，端口名字會(huì)變?yōu)楹谏?，否則為紅色。設(shè)置完上述各項(xiàng)后，單擊“inserter”按鈕，規(guī)律分析儀的網(wǎng)表就插入到本來的設(shè)計(jì)網(wǎng)表當(dāng)中。之后在ise下完成布局布線并下載后，就可以用chipscope pro ana

16、lyzer舉行觀測(cè)了。6.7.4 chipscope pro analyzer簡(jiǎn)介將規(guī)律分析的核插入設(shè)計(jì)當(dāng)中后，就可以運(yùn)行chipscope pro analyzer舉行觀測(cè)了，chipscope pro analyzer的啟動(dòng)方式有兩種。(1)挺直運(yùn)行“開頭”/“程序”/“chipscope pro 8.2i”/“chipscope pro analyzer”。(2)在ise下啟動(dòng)。6.46所示，雙擊“analyze design using chipscope”即可啟動(dòng)，chipscope pro analyzer界面6.47所示。圖6.46 從ise中挺直啟動(dòng)chipscope pro

17、analyzer圖6.47 chipscope pro analyzer用戶界面chipscope pro analyzer用法步驟如下。1.單擊圖標(biāo)，打開jtag并口銜接電纜在此之前要保證已將jtag與器件銜接好，假如銜接無誤，會(huì)浮現(xiàn)6.48所示的對(duì)話框。對(duì)話框中會(huì)顯示jtag銜接的fpga類型和所用的配置器件類型，這里用法的fpga為spartan 3系列，配置器件選用的是xcf02s。圖6.48 jtag正常銜接后提醒2.下載配置文件在ise下完布局布線后，生成配置文件*.bit文件。注重：chipscope pro采納jtag方式觀測(cè)fpga內(nèi)部信號(hào)，這就要求在生成下載文件時(shí)。在“ge

18、nerate programming file”的屬性對(duì)話框(6.49所示)中設(shè)置“startup options”/“fpga start-up clock”為jtag clock，否則chipscope pro將無法正確配置器件。下載配置文件時(shí)，挑選“device”/“dev1”/“configure”選項(xiàng)，6.50所示。單擊后會(huì)浮現(xiàn)6.51所示的對(duì)話框，挑選要下載的*.bit文件，對(duì)fpga舉行配置。圖6.50 配置fpga圖6.51 挑選配置文件對(duì)話框3.設(shè)置觸發(fā)條件勝利完成對(duì)fpga的配置后，會(huì)浮現(xiàn)6.52所示界面。圖6.52 勝利完成配置后用戶界面6.52所示，chipscope

19、pro analyzer的界面由兩部分組成。左邊一欄為工程視窗和信號(hào)列表。工程視窗的下拉列表中有“trigger setup”、“waveform”選項(xiàng)。雙擊后，就會(huì)有相應(yīng)的視窗在右邊顯示。信號(hào)列表中列出了全部信號(hào)，在這里可以增強(qiáng)或刪除視圖中的信號(hào)，對(duì)信號(hào)重命名，也可以將信號(hào)組合為以便于觀看。右邊一欄主要有兩個(gè)視窗：一個(gè)為“trigger setup”，用于設(shè)置觸發(fā)條件;一個(gè)為“waveform”用于觀看波形。設(shè)置觸發(fā)條件包括設(shè)置觸發(fā)條件函數(shù)(match)、觸發(fā)條件(trig)和捕捉參數(shù)(capture)，下面分離介紹。(1)“match”選項(xiàng)卡。主要完成觸發(fā)條件函數(shù)的設(shè)置。所謂觸發(fā)條件函數(shù)是

20、與表6.4中的匹配功能相對(duì)應(yīng)的。要設(shè)置數(shù)值大小和函數(shù)，即挑選：=、>、>=、圖6.53 “match”選項(xiàng)卡設(shè)置對(duì)話框(2)“trig”選項(xiàng)卡。主要用于設(shè)置觸發(fā)條件。在“match”下設(shè)置了觸發(fā)所需要滿足的條件。當(dāng)有多個(gè)條件時(shí)這里可以設(shè)置是讓哪一個(gè)條件起作用，也可以將條件設(shè)置為幾個(gè)條件的規(guī)律組合?；蛘呤菍讉€(gè)條件設(shè)置為“條件鏈”，即當(dāng)依次滿足條件鏈設(shè)置的各個(gè)條件后，才可以捕捉數(shù)據(jù)，6.54所示。圖6.54 “trig”選項(xiàng)卡設(shè)置對(duì)話框6.54所示，單擊“trigger condition equation”下的選項(xiàng)，會(huì)彈出6.55所示的對(duì)話框。在對(duì)話框中，有兩個(gè)選項(xiàng)卡。在“boolean”選項(xiàng)卡下，可以設(shè)置哪一個(gè)條