FinFET推動(dòng)更明智的物理IP選擇

1、finfet推動(dòng)更明智的物理ip選擇 行業(yè)目前瀕臨（ic）創(chuàng)造辦法的巨大變革，這一變革旨在不斷提高 ic的性能和密度，可能會(huì)對設(shè)計(jì)辦法產(chǎn)生影響。晶圓代工廠家目前正預(yù)備按照finfet概念加強(qiáng)用法三維晶體管結(jié)構(gòu)的14nm和16nm工藝，由于相比較20nm的平面型晶體管，它們可以提供更高的性能。通過提高載流通道，可從門控的三面向其舉行環(huán)抱，從而使門控呈現(xiàn)出更強(qiáng)的靜電控制。這克服了導(dǎo)致過多漏的短通道效應(yīng)以及用法大量硅片創(chuàng)造的納米平面型晶體管所產(chǎn)生的其他問題。圖 1：更好地解釋了頻率范圍內(nèi)的漏電流控制多層面門控的進(jìn)一步優(yōu)勢在于單位范圍內(nèi)的驅(qū)動(dòng)電流多于平面型器件單位范圍內(nèi)的驅(qū)動(dòng)電流相比于平面型器件，在等

2、效門控長度相同的狀況下，用法鰭（fin）結(jié)構(gòu)高度可創(chuàng)建有效容積更大的通道。這意味著有效性能更好。通過增加finfet性能，可在功率預(yù)算給定的狀況下實(shí)現(xiàn)比體硅技術(shù)更高的頻率數(shù)。功耗降低源于以下兩個(gè)方面：對寬型高驅(qū)動(dòng)標(biāo)準(zhǔn)單元的需求降低；以及漏電流量給定狀況下，在較低電源下工作的能力。但是，惟獨(dú)轉(zhuǎn)變設(shè)計(jì)技術(shù)才干徹低實(shí)現(xiàn)功耗降低性能?；跇?biāo)準(zhǔn)單元的流程仍是實(shí)現(xiàn)高生產(chǎn)率ic實(shí)施的關(guān)鍵因素。過去數(shù)十年來，單元提取鞏固了綜合驅(qū)動(dòng)設(shè)計(jì)流程的基礎(chǔ)，為高度的數(shù)字實(shí)施提供了基礎(chǔ)，使得小規(guī)模團(tuán)隊(duì)舉行百萬門級(jí)電路設(shè)計(jì)成為可能。晶體管結(jié)構(gòu)的變更以及相關(guān)的布局依靠效應(yīng)即將突破設(shè)計(jì)流程的物理層、單元層和規(guī)律層之前的清楚接口，

3、這使得設(shè)計(jì)人員在布局電路時(shí)不得不考慮低層特征。但是，通過增加單元級(jí)別智能化，可以維持標(biāo)準(zhǔn)單元提取的生產(chǎn)率優(yōu)勢，并且仍然能夠獲得通過基于finfet的工藝實(shí)現(xiàn)的功率、性能和面積（ppa）優(yōu)勢。陪同 finfet而來的是電路結(jié)構(gòu)因其形狀變幻而導(dǎo)致的根本性變革（圖 2）。給定工藝的鰭（fin）結(jié)構(gòu)具有固定的寬度和間距。與平面工藝（可通過隨意量增強(qiáng)晶體管寬度來提高整體驅(qū)動(dòng)強(qiáng)度，從而充實(shí)大型扇區(qū)或高的性能）相比，finfet的有效寬度只能通過向晶體管添加更多鰭（fin）結(jié)構(gòu)才干予以轉(zhuǎn)變。鰭（fin）結(jié)構(gòu)量化不僅提高模擬和自定義電路設(shè)計(jì)的復(fù)雜度，還對數(shù)字電路實(shí)施產(chǎn)生微妙而重要的影響。圖 2：finfet

4、vs 平面型晶體管總而言之，基于finfet的流程將從盡可能窄的鰭（fin）結(jié)構(gòu)間距中受益，由于這將提供更好的密度、靈便性和性能。用于創(chuàng)建鰭（fin）結(jié)構(gòu)的工藝依靠于化學(xué)性自動(dòng)調(diào)準(zhǔn)技術(shù)，該技術(shù)可以使間距比金屬互聯(lián)的最精細(xì)層（m1 和 m2）的行間距縮小25%。這些金屬層目前用法兩個(gè)各不相干卻又結(jié)合為一種合成曝光的的光罩繪制，而非用法自我調(diào)準(zhǔn)的工藝?yán)L制。這些金屬層的最小間距由疊對誤差確定，因此采納自我調(diào)準(zhǔn)的鰭（fin）結(jié)構(gòu)形成步驟可實(shí)現(xiàn)較高間距。設(shè)計(jì)用于實(shí)施大部分?jǐn)?shù)字規(guī)律（將用于基于finfet的 ic）的標(biāo)準(zhǔn)單元時(shí)，需要考慮鰭（fin）結(jié)構(gòu)與m2間距的不匹配性（通常狀況下，鰭（fin）結(jié)構(gòu)平行

5、于 m2 間距）。對于基于finfet的工藝，鰭（fin）結(jié)構(gòu)和金屬導(dǎo)線寬間距之間僅存在少數(shù)幾個(gè)能夠產(chǎn)生可行標(biāo)準(zhǔn)單元庫的有效“齒輪比”，因此需要對其舉行設(shè)計(jì)以便使每個(gè)單元都有一個(gè)固定數(shù)量的布線路徑。即便如此，某些組合也會(huì)導(dǎo)致金屬網(wǎng)格不靈便，使其難以承載關(guān)鍵路徑上的單元所需的足夠電流。納米工藝正越來越多地受到電遷移等效應(yīng)的影響，此類效應(yīng)使通過強(qiáng)電流的金屬線變細(xì)直至消逝，從而縮短了ic 的生命周期。對于最大的金屬布線密度，雙掩模的設(shè)計(jì)規(guī)章不僅應(yīng)用于金屬導(dǎo)線寬間距，也應(yīng)用于其寬度。由此產(chǎn)生的結(jié)果是，不能始終繪制更寬的金屬導(dǎo)線來承載提供高驅(qū)動(dòng)力的單元所需的強(qiáng)電流。某些鰭（fin）結(jié)構(gòu)數(shù)與金屬導(dǎo)線數(shù)之比

6、允許在電源布線時(shí)更為靈便地用法金屬互連工藝。它們支持在需要時(shí)用法更寬、更具彈性的電源導(dǎo)軌，與此同時(shí)單元的布線路徑數(shù)能夠提供更高的規(guī)律布線密度以承載功耗。要利用上述結(jié)構(gòu)，需在平常所了解的傳統(tǒng)布局布線工具的基礎(chǔ)上深化了解標(biāo)準(zhǔn)單元架構(gòu)，布局布線工具旨在預(yù)確定的位置上將標(biāo)準(zhǔn)單位用作為帶有一組 i/o 和電源引腳的黑箱子?？梢杂梅ㄆ鋵?nèi)部標(biāo)準(zhǔn)單元架構(gòu)的理解并且按照規(guī)律需求重新映射單元的工具能夠額外提供充分利用上述新結(jié)構(gòu)所需的靈便性，而無需徹底重組 ic 實(shí)施流程。相同的理解可以協(xié)助其他設(shè)計(jì)流程采納最新的設(shè)計(jì)變更，從而產(chǎn)生工程變更命令 (eco)。因?yàn)樵O(shè)計(jì)規(guī)章較之以往更具約束性，實(shí)施 eco 變得更為困難

7、，由于即便是一個(gè)小的變更也能導(dǎo)致雙模式層的光罩色彩浮現(xiàn)問題。整合能夠理解本地標(biāo)準(zhǔn)單元環(huán)境的工具的流程可以更深層次地舉行設(shè)計(jì)，從而盡可能透亮地實(shí)施 eco 。深化了解標(biāo)準(zhǔn)單元的內(nèi)部架構(gòu)將協(xié)助解決因遷移至基于finfet的納米工藝而產(chǎn)生的其他問題。因?yàn)樵O(shè)計(jì)人員試圖利用3d晶體管的更高性能并加快時(shí)鐘速度，他們將遭受越發(fā)嚴(yán)重的易變性挑戰(zhàn)。盡管finfet在某些關(guān)鍵指標(biāo)方面展示的易變性低于平面型晶體管，但是易變性仍是時(shí)序終止的一個(gè)主要障礙，并且跨越標(biāo)準(zhǔn)單元和布線層之間的邊界以多種方式存在。傳統(tǒng)意義上，此類可變性將整合于限制時(shí)鐘速度的庇護(hù)頻帶中，妨礙獵取通過 finfet結(jié)構(gòu)實(shí)現(xiàn)的性能收益。更好的分析和更

8、正技術(shù)可以很大程度上復(fù)原此類性能走失，從而加快時(shí)鐘速度并使產(chǎn)品在市場上更具競爭力?，F(xiàn)已證實(shí)，14nm和16nm的基于finfet的工藝所采納的雙模式技術(shù)將導(dǎo)致巨大的路徑延遲差異。例如，在調(diào)準(zhǔn)其中一個(gè)用于成像互連模式的光罩時(shí)的極小轉(zhuǎn)換可以提高門控電極和電纜之間的耦合電容，從而使路徑延遲提高。因?yàn)猷駠鞴庹值母淖儗⒆優(yōu)槿?，因此與該光罩模式相關(guān)的晶體管的延遲將得以關(guān)聯(lián) 更多了解每個(gè)標(biāo)準(zhǔn)單元行為和內(nèi)部銜接性的高級(jí)分析工具也會(huì)對其舉行考慮。通過考慮上述關(guān)聯(lián)性并實(shí)行更正措施，可以消退對耦合電容差異的顧慮并提高目標(biāo)時(shí)鐘速度?；ミB寄生，尤其是基于finfet的工藝中的金屬導(dǎo)線的高抗阻性，也將妨礙時(shí)鐘樹的性能。時(shí)鐘樹用法大量長距離銜接以便使 ic 的時(shí)序保持全都。緩沖器插入等傳統(tǒng)技術(shù)將提高能耗。通過運(yùn)用基本標(biāo)準(zhǔn)單元的學(xué)問，可以執(zhí)行更為智能的時(shí)鐘樹優(yōu)化，提供低偏差時(shí)序信號(hào)，并避開花費(fèi)功耗預(yù)算。降低器件幾何尺寸還可以提高浮現(xiàn)因電離輻射而產(chǎn)生的單一大事擾亂的可能性，從而導(dǎo)致結(jié)果不正確以及系統(tǒng)崩潰。在電路環(huán)境下分析單元結(jié)構(gòu)（有可能用法加強(qiáng)版本替換它們）可以降低在浮現(xiàn)阿爾法粒子的狀況下行為不恰當(dāng)?shù)目赡苄?。采納基于finfet的工藝