IC原理復(fù)習(xí)資料

1、IC原理復(fù)習(xí)資料1. 按照半導(dǎo)體集成電路的集成度來(lái)分，分為哪些類型？小規(guī)模集成電路(SSI)、中規(guī)模集成電路(MSI)、大規(guī)模集成電路(LSI)、 超大規(guī)模集成電路 (VLSI)、特大規(guī)模集成電路 (ULSI)、巨大規(guī)模集成電路 (GSI)。2. 按照器件類型分，半導(dǎo)體集成電路分為哪幾類？BJT 型、MOS 型、Bi-CMOS 型3. 按電路功能或信號(hào)類型分，半導(dǎo)體集成電路分為哪幾類？數(shù)字集成電路、模擬集成電路、數(shù)?；旌霞呻娐?. 四層三結(jié)的結(jié)構(gòu)的雙極型晶體管中隱埋層的作用？ 減小寄生pnp管的影響；減小集電極串聯(lián)電阻。5. 簡(jiǎn)單敘述一下pn結(jié)隔離的NPN晶體管的光刻步驟？N+隱埋層擴(kuò)散孔光

2、刻一 P隔離擴(kuò)散孔光刻一 P型基區(qū)擴(kuò)散孔光刻一 N+發(fā)射 區(qū)擴(kuò)散孔光刻-引線孔光刻一反刻鋁6. 簡(jiǎn)述硅柵P阱CMOS的光刻步驟？P阱光刻-光刻有源區(qū)一光刻多晶硅一 P+區(qū)光刻-N+區(qū)光刻一光刻接觸孔 光刻鋁線7. 以P阱CMOS工藝為基礎(chǔ)的BiCMOS的有哪些不足？NPN晶體管電流增益?。患姌O的串聯(lián)電阻很大；NPN管C極只能接固定電位，從而限制了 NPN管的使用8. 以N阱CMOS工藝為基礎(chǔ)的BiCMOS的有哪些優(yōu)缺點(diǎn)？并請(qǐng)?zhí)岢龈倪M(jìn)方法NMOSPP+PMOSN阱N+C -B II.E -N+P-SUB優(yōu)點(diǎn)：NPN具有較薄的基區(qū)，提高了其性能；N阱使得NPN管C極與襯底 隔開(kāi)，可根據(jù)電路需要接

3、電位。缺點(diǎn)：集電極串聯(lián)電阻還是太大，影響雙極器件的驅(qū)動(dòng)能力。改進(jìn)方法：在N阱里加隱埋層，使NPN管的集電極串聯(lián)電阻減??；使CMOS 器件的抗閂鎖性能大大提高。9. 雙極型IC的隔離技術(shù)主要有幾種類型。pn結(jié)隔離、絕緣介質(zhì)隔離及性能更優(yōu)越的 pn結(jié)隔離、絕緣介質(zhì)隔離混合的 隔離工藝-混合隔離（等平面隔離）。其中最重要的是典型的pn結(jié)隔離的工藝內(nèi) 容，這仍然是雙極型邏輯集成電路制造中最最常用的隔離工藝 ，因?yàn)樵摴に嚺c常規(guī) 平面制造工藝相容性最好。pn結(jié)隔離-利用反向pn結(jié)的大電阻特性實(shí)現(xiàn)集成電路中各元器件間電性隔 離方法；介質(zhì)隔離-使用絕緣介質(zhì)取代反向pn結(jié)，實(shí)現(xiàn)集成電路中各元器件間電性 隔離方法

4、；混合隔離-在實(shí)現(xiàn)集成電路中各元器件間電性隔離時(shí)，既使用了反向pn 結(jié)的大電阻特性又使用了絕緣介質(zhì)電性絕緣性質(zhì)的方法。10. 為什么集成雙極型晶體管會(huì)存在寄生效應(yīng)？畫(huà)出截面圖并說(shuō)明何謂有源寄生效應(yīng)。為了在一個(gè)基片上制造出多個(gè)器件，必須采用隔離措施，pn結(jié)隔離是一種常用的工藝。在pn結(jié)隔離工藝中，典型npn集成晶體管的結(jié)構(gòu)是四層三結(jié)構(gòu)， 即npn管的高濃度n型擴(kuò)散發(fā)射區(qū)-npn管的p型擴(kuò)散基區(qū)-n型外延層（npn管的 集電區(qū)）-p型襯底四層，以及四層之間的三個(gè) pn結(jié)這樣的工藝結(jié)構(gòu)。這就會(huì)產(chǎn) 生寄生pnp晶體管。r-suB11. 如何抑制集成雙極型晶體管的有源寄生效應(yīng)和無(wú)源寄生效應(yīng)？抑制有源寄生

5、效應(yīng)的措施：（1）在npn集電區(qū)下加設(shè)n+埋層，以增加寄生 pnp管的基區(qū)寬度，使少子在基區(qū)的復(fù)合電流增加，降低基區(qū)電流放大系數(shù) B pnp使寄生pnp管的電流放大系數(shù)降至0.01以下，則有源寄生轉(zhuǎn)變?yōu)闊o(wú)源寄 生，僅體現(xiàn)為勢(shì)壘電容的性質(zhì)。；同時(shí)埋層的n+擴(kuò)散區(qū)形成的自建減速場(chǎng)也有一 定的降低 的作用，還可降低 心。（2）可采用外延層摻金工藝，弓I入深能級(jí)雜 質(zhì)，降低少子壽命，從而降低 B pnp摻金工藝是在npn管集電區(qū)摻金（相當(dāng)于 在pnp管基區(qū)摻金）。摻金的作用，使pnp管基區(qū)中高復(fù)合中心數(shù)增加，少數(shù)載 流子在基區(qū)復(fù)合加劇，由于非平衡少數(shù)載流子不可能到達(dá)集電區(qū)從而使寄生pnp管電流放大系數(shù)

6、大大降低。（3）還應(yīng)注意，npn管基區(qū)側(cè)壁到P+隔離環(huán)之間也會(huì) 形成橫向pnp管，必須使npn管基區(qū)外側(cè)和隔離框保持足夠距離。抑制無(wú)源寄生效應(yīng)的措施：pn結(jié)電容的大小與結(jié)的結(jié)構(gòu)和所處的狀態(tài)有關(guān)， 即與pn結(jié)上所加的偏壓有關(guān)；還與 pn結(jié)的面積有關(guān)，減小pn結(jié)的面積是減小 pn結(jié)電容的有效方法。降低res的方法是在npn集電區(qū)下加設(shè)n+埋層，采用磷穿 透工藝可進(jìn)一步降低res。12. 下圖示出橫向pnp管、縱向pnp管的剖面圖。試說(shuō)明它們的結(jié)構(gòu)與特點(diǎn)b襯底PNP型轡橫向PNP叩件橫向pnp管的制作可與普通的npn管同時(shí)進(jìn)行，不需附加工序。采用等平 面隔離工藝的橫其中心 p型發(fā)射區(qū)和外圍p型區(qū)是與

7、普通npn管基區(qū)淡硼擴(kuò)散 同時(shí)完成的，而基區(qū)即為外延層。在橫向 pnp管中，發(fā)射區(qū)注入的少子（空穴） 在基區(qū)中流動(dòng)的方向與襯底平行，故稱為橫向pnp管?？v向pnp管以P型襯底作集電區(qū)，集電極從濃硼隔離槽引出。N型外延層作基區(qū)，用硼擴(kuò)散作發(fā)射區(qū)。由于其集電極與襯底相通，在電路中總是接在最低 電位處，這使它的使用場(chǎng)合受到了限制，在運(yùn)放中通常只能作為輸出級(jí)或輸出緩 沖級(jí)使用。13. 說(shuō)明提高襯底pnp管電流增益的主要措施。 降低基區(qū)材料的缺陷，減少?gòu)?fù)合中心數(shù)目，提高基區(qū)少子壽命。 適當(dāng)減薄基區(qū)寬度，采用薄外延材料。但同時(shí)應(yīng)注意，一般襯底pnp管與 普通的npn管做在同一芯片上，pnp基區(qū)對(duì)應(yīng)npn管

8、的集電區(qū)，外延過(guò)薄，將導(dǎo) 致npn管集電區(qū)在較低反向集電結(jié)偏壓下完全耗盡而穿通。 適當(dāng)提高外延層電阻率，降低發(fā)射區(qū)硼擴(kuò)散薄層電阻，以提高發(fā)射結(jié)注入 效率。 在襯底和外延層之間加p+埋層，形成少子加速場(chǎng)，增加 值。注意在縱向 pnp管中不能加n+埋層，這樣將形成少子減速場(chǎng)，降低 值。14. 畫(huà)圖說(shuō)明MOS IC寄生溝道的形成原因。它對(duì) MOS集成電路的正常工作產(chǎn)生什么影響？如何防止 MOS集成電路產(chǎn)生寄生溝道?丄t O3If i-i叮弋7!=1 Z丿TI + J T L 卄 JC?BA由圖可見(jiàn)，當(dāng)互連跨過(guò)場(chǎng)氧區(qū)時(shí)，如果互連電位足夠高，可能使場(chǎng)區(qū)表面反 型，形成寄生溝道，使本不應(yīng)連通的有源區(qū)導(dǎo)通，

9、造成工作電流泄漏，使器件電 路性能變差，乃至失效。預(yù)防措施： 增厚場(chǎng)氧厚度t Ox，使Vtf，但需要增長(zhǎng)場(chǎng)氧時(shí)間，對(duì)前部工序有影響， 并將造成臺(tái)階陡峭，不利于布線。 對(duì)場(chǎng)區(qū)進(jìn)行同型注入，提高襯底濃度，使 VTF。但注意注入劑量不宜過(guò) 高，以防止某些寄生電容增大，和擊穿電壓的下降。 版圖設(shè)計(jì)時(shí)，盡量把可能產(chǎn)生寄生MOS管的擴(kuò)散區(qū)間距拉大，以使W/L ， ron，但這樣將使芯片面積，集成度。15. 為什么說(shuō)Latch-Up（鎖定/閂鎖）效應(yīng)是CMOS IC存在的一種特殊的寄生效應(yīng)？畫(huà)出其等效電路圖，說(shuō)明消除 “ Latchup ”效應(yīng)的方法？Latch-Up（鎖定）是CMOS存在一種寄生電路的效應(yīng)

10、，它會(huì)導(dǎo)致Vdd和Vss短 路，使得晶片損毀，或者至少系統(tǒng)因電源關(guān)閉而停擺。這種效應(yīng)是早期CMOS技術(shù)不能被接受的重要原因之一。在制造更新和充分了解電路設(shè)計(jì)技巧之后，這 種效應(yīng)已經(jīng)可以被控制了。 CMOS電路之所以會(huì)產(chǎn)生Latch-Up效應(yīng)，是因它具 有4層3結(jié)的結(jié)構(gòu)。我們可以用下圖來(lái)表示。在圖中我們以剖面圖來(lái)看一個(gè) CMOS 反相器如何發(fā)生此效應(yīng)，而且它是用P型阱制造生產(chǎn)。在這個(gè)圖中，我們同時(shí)也 描繪了寄生電路，它包含了兩個(gè) BJT（一個(gè)縱向npn和一個(gè)橫向pnp）和兩個(gè)電阻 （Rs是因N型襯底產(chǎn)生，Rw是因P阱產(chǎn)生）。BJT的特性和MOS是完全兩樣的。n-SubBJT有三個(gè)端點(diǎn)，分別為：集

11、電極(C)、基極(B)、發(fā)射極(E)。在一個(gè)npn晶體管 中，電流會(huì)從集極流至射極，如果集極-射極偏壓(VCE)大于等于某一個(gè)正電壓(例 如，0.2V的飽和電壓)，且基極-射極偏壓(Vbe)大于0.6V或更多一些。在pnp晶 體管中，電流電壓極性剛好與 npn相反。圖(a)中的Ti是一個(gè)pnp晶體管，T2 則是一個(gè)npn晶體管。如果Rs與Rw愈大，那么Latch-Up便愈可能發(fā)生，其等 效電路圖如圖(b)中所示。如果有足夠的電流流入 N型襯底而從P型阱中流出， 在Rs兩端的電壓將可能有足夠大的偏壓使得 T1和T2兩個(gè)晶體管進(jìn)入線性區(qū)而 如同一小電阻。因此從電源會(huì)流出多少電流就由Rs的值來(lái)決定，

12、這個(gè)電流可能足夠大而使得電路故障。在單阱工藝的MOS器件中(P阱為例)，由于NMOS管源與襯底組成PN 結(jié)，而PMOS管的源與襯底也構(gòu)成一個(gè) PN結(jié)，兩個(gè)PN結(jié)串聯(lián)組成PNPN結(jié)構(gòu)， 即兩個(gè)寄生三極管(NPN和PNP)，一旦有因素使得寄生三極管有一個(gè)微弱導(dǎo)通， 兩者的正反饋使得電流積聚增加，產(chǎn)生自鎖現(xiàn)象。影響：產(chǎn)生自鎖后，如果電源 能提供足夠大的電流，則由于電流過(guò)大，電路將被燒毀。消除“Latchup”效應(yīng)的方法版圖設(shè)計(jì)時(shí)：為減小寄生電阻Rs和Rw,版圖設(shè)計(jì)時(shí)采用雙阱工藝、多增加電 源和地接觸孔數(shù)目，加粗電源線和地線，對(duì)接觸進(jìn)行合理規(guī)劃布局，減小有害的 電位梯度；工藝設(shè)計(jì)時(shí)：降低寄生三極管的電

13、流放大倍數(shù)：以 N阱CMOS為例，為降低兩 晶體管的放大倍數(shù)，有效提高抗自鎖的能力，注意擴(kuò)散濃度的控制。為減小寄生 PNP管的寄生電阻Rs，可在高濃度硅上外延低濃度硅作為襯底，抑制自鎖效應(yīng)。工藝上采用深阱擴(kuò)散增加基區(qū)寬度可以有效降低寄生NPN管的放大倍數(shù)；具體應(yīng)用時(shí)：使用時(shí)盡量避免各種串?dāng)_的引入，注意輸出電流不易過(guò)大。器件外部的保護(hù)措施？低頻時(shí)加限流電阻（使電源電流30mA） ?盡量減小電路中的電容值。（一般C0.01 F）16. 如何解決MOS器件中的寄生雙極晶體管效應(yīng)? 增大基區(qū)寬度：由工藝決定； 使襯底可靠接地或電源。17. 集成電路中常用的電容有哪些？反偏PN結(jié)電容和MOS電容器。18

14、. 說(shuō)明雙極型模擬集成電路隔離區(qū)的劃分原則 NPN管Vc相同時(shí)，可放在同一隔離區(qū)內(nèi)； PNP的Vb相同時(shí)，可放在同一隔離區(qū)內(nèi)； NPN管的Vc和pnp管Vb相同時(shí)，可放在同一隔離區(qū)內(nèi)； 硼擴(kuò)電阻原則上可放在同一隔離區(qū)內(nèi)，但因阻值大，占面積大時(shí)，通常把 電阻按最高電位的不同，進(jìn)行分區(qū)隔離； MOS電容需單獨(dú)占一個(gè)隔離區(qū)。19. LSTTL與非門(mén)隔離區(qū)劃分。%20. 說(shuō)明MOS器件的基本工作原理。它與 BJT基本工作原理的區(qū)別是什么？MOS器件基于表面感應(yīng)的原理，是利用垂直的柵壓Vgs實(shí)現(xiàn)對(duì)水平Ids的控 制。它是多子（多數(shù)載流子）器件。用跨導(dǎo)描述其放大能力。雙極器件（兩種載流子導(dǎo)電）是多子與少子

15、均起作用的器件，有少子存貯效應(yīng)，它用基極電流控制 集電極電流，是流控器件。用電流放大系數(shù)描述其放大能力。21. 試述硅柵工藝的優(yōu)點(diǎn)。它使|Vtp|下降1.1V，也容易獲得合適的 Vtn值并能提高開(kāi)關(guān)速度和集成 度。硅柵工藝具有自對(duì)準(zhǔn)作用，使柵區(qū)與源、漏交迭的密勒電容大大減小，也 使其它寄生電容減小，使器件的頻率特性得到提高。另外，在源、漏擴(kuò)散之前進(jìn) 行柵氧化，也意味著可得到淺結(jié)。硅柵工藝還可提高集成度，這不僅是因?yàn)閿U(kuò) 散自對(duì)準(zhǔn)作用可使單元面積大為縮小，而且因?yàn)楣钖殴に嚳梢允褂?二層半布線 即一層鋁布線，一層重?fù)诫s多晶硅布線，一層重?fù)诫s的擴(kuò)散層布線。22. 寫(xiě)出MOS晶體管的線性區(qū)、飽和區(qū)和截止

16、區(qū)的電流-電壓的薩式方程。寫(xiě)出MOS晶體管的跨導(dǎo)gm的數(shù)學(xué)表達(dá)式I DSKn 2 Vgs Vtn V dsVdsI DSK n VgsVtn1Vgs Vtn ,Vds Vgs VtnVgs Vtn ,Vds Vgs VtnDSVGS VTN0I DSVDS，VBS 0n oxtoxI DSVDS ,VBSfmg m2 Cgcfm2 L2VGSVt；ox ? Vgs Vtn. 2 nCox W/L Idstox L23. 說(shuō)明MOS晶體管的最高工作頻率同柵極輸入電容之間的關(guān)系，說(shuō)明提高M(jìn)OS晶體管工作頻率的有效措施。從最高工作頻率的表達(dá)式，我們得到一個(gè)重要的信息：最高工作頻率與MOS 器件的溝道

17、長(zhǎng)度L的平方成反比，減小溝道長(zhǎng)度 L可有效地提高工作頻率。24. 列出影響MOS晶的閾值電壓Vt的因素。為什么硅柵NMOS器件相對(duì)于鋁柵NMOS器件容易獲得增強(qiáng)型器件？第一個(gè)影響閾值電壓的因素是作為介質(zhì)的二氧化硅 （柵氧化層）中的電荷Qss以及電荷的性質(zhì)。第二個(gè)影響閾值電壓的因素是襯底的摻雜濃度。第三個(gè)影響閾值電壓的因素是由柵氧化層厚度 tOX 決定的單位面積柵電容的 大小。第四個(gè)對(duì)器件閾值電壓具有重要影響的參數(shù)是柵材料與硅襯底的功函數(shù)差3s的數(shù)值。鋁柵的OMS為-0.3V硅柵為+0.8V。所以硅柵NMOS器件相對(duì)于鋁 柵 NMOS 器件容易獲得增強(qiáng)型器件。25. 什么是 MOS 晶體管的襯底

18、偏置效應(yīng)？ CMOS 倒相器有襯底偏置效應(yīng)嗎？當(dāng)MOS晶體管的源極和襯底不相連時(shí)，即VBS (Bulk-Source)工0的情況，由基本 的pn結(jié)理論可知，處于反偏的pn結(jié)的耗盡層將展寬。由于柵電容兩邊電荷守衡， 所以，在柵上電荷沒(méi)有改變的情況下， 耗盡層電荷的增加， 必然導(dǎo)致溝道中可動(dòng) 電荷的減少， 從而導(dǎo)致導(dǎo)電水平下降。 若要維持原有的導(dǎo)電水平， 必須增加?xùn)艍海?即增加?xùn)派系碾姾蓴?shù)。對(duì)器件而言，襯底偏置電壓的存在，將使 MOS 晶體管的 閾值電壓的數(shù)值提高。對(duì) NMOS，Vtn更正，對(duì)PMOS，Vtp更負(fù)，即閾值電壓 的絕對(duì)值提高了。CMOS倒相器沒(méi)有襯底偏置效應(yīng)，但 CMOS傳輸門(mén)有。2

19、6. 為什么通常PMOS管的(W/ L)p比NMOS管的寬長(zhǎng)比(W/L)n大？大多少 倍？因?yàn)橛行щ娮舆w移率約是有效空穴遷移率高的 2.5 倍，為保證導(dǎo)電因子相等， 進(jìn)而保證有對(duì)稱的電流特性、跨導(dǎo)等，往往在設(shè)計(jì)輸出級(jí)電路時(shí)，要求 PMOS 管的(W/L)p比NMOS管的寬長(zhǎng)比(W/L)n大2.5倍。27. NMOS 傳輸門(mén)和 PMOS 傳輸門(mén)在傳輸高電平和低電平時(shí)，各有什么特點(diǎn)。NMOS 傳輸門(mén)在傳輸高電平時(shí)，有閾值電壓損耗， NMOS 傳輸門(mén)可以完全 地傳輸?shù)碗娖?。PMOS傳輸門(mén)在傳輸?shù)碗娖綍r(shí)，有閾值電壓損耗，PMOS傳輸門(mén)可以完全地傳輸高電平28何謂三態(tài)邏輯？三態(tài)門(mén)是一種非常有用的邏輯部件

20、，它被廣泛地應(yīng)用在總線結(jié)構(gòu)的電路系統(tǒng) 中。所謂三態(tài)邏輯，是指該邏輯門(mén)除了正常的 “ 0” “兩種輸出狀態(tài)外，還存在 第三態(tài)：高阻輸出態(tài)(Z)。29. 畫(huà)出CMOS傳輸門(mén)的電路圖，它有襯底偏置效應(yīng)嗎？CMOS傳輸門(mén)30. 說(shuō)明如圖所示硅柵NMOSCMOS傳輸門(mén)有襯底偏置效應(yīng)。或非結(jié)構(gòu)ROM的局部版圖的區(qū)別位線(鋁)位線(aj1+ N 地離子注入(b)圖(a)所示的硅柵NMOS或非結(jié)構(gòu)ROM的版圖，以多晶硅條為字線(圖中水 平線)，以鋁線做位線(圖中豎直線)，以n+擴(kuò)散區(qū)做地線，并且地線間隔排列即 采用共用地線(共用源區(qū))結(jié)構(gòu)，在需要制作NMOS管的字線、位線交叉點(diǎn)處做一 個(gè)寸擴(kuò)散區(qū)形成源漏，與水

21、平硅柵構(gòu)成 NMOS晶體管。圖(b)則顯示了另一種結(jié)構(gòu)的硅柵NMOS ROM。與(a)圖不同的是，它在所有的字線、位線交義點(diǎn)都制作NMOS管，所不同的是有的NMOS管能夠在正常信號(hào)下工作，有的則不能工作。 它采用離子注入的方法，在不需要 NMOS管的地方，預(yù)先在多晶硅下注入硼離 子，使此處的襯底表面P型雜質(zhì)濃度提高，使NMOS管的閾值電壓提高到大于 電源電壓，這樣，字線上的信號(hào)不能使此處的 NMOS管導(dǎo)通，從而該NMOS管 不起作用，達(dá)到選擇的效果。在這兩種結(jié)構(gòu)中值得注意的是，由于用擴(kuò)散區(qū)做地線，為防止擴(kuò)散電阻使地線的串聯(lián)電阻過(guò)大，ROM塊不能很大，對(duì)大容量 ROM應(yīng)分塊處理。31. 說(shuō)明采用

22、離子注入方法確定晶體管選擇的優(yōu)點(diǎn)。米用離子注入的方法確定晶體管的選擇的優(yōu)點(diǎn)是：結(jié)構(gòu)簡(jiǎn)單，對(duì)不同的數(shù)據(jù)或邏輯，只需一塊掩模版就可以加以確定32. 分析如圖所示ROM結(jié)構(gòu)（晶體管陣列），其中i _2，說(shuō)明下面兩種結(jié)構(gòu)Vild -亠r住:住iLR21 =1*11R3山1 4iikCl jceC3ct C5 iCfi類型，以及簡(jiǎn)述兩種結(jié)構(gòu)的區(qū)別(a)Vdtl 十 屮一丄 廠R1 L-JII-rpT廠廠bt!AHL!=丄Hl看141itr丄IA117-LICI |C2 VC3 lC4ICS(b)靜態(tài)結(jié)構(gòu)的ROM由于采用了有比結(jié)構(gòu)，即輸出的低電平取決于耗盡型負(fù)載的導(dǎo)通電阻與增強(qiáng)型 NMOS管的導(dǎo)通電阻的比

23、值。為了保證低電平達(dá)到要求，耗盡型負(fù)載的導(dǎo)通電阻要比增強(qiáng)型 NMOS要大得多。這將導(dǎo)致各個(gè)位線上輸出高電平的上升時(shí)間遠(yuǎn)大于輸出低電平的下降時(shí)間，有多位輸出時(shí)，輸出有高有低, 因此上升時(shí)間就決定了信號(hào)的工作周期，是整個(gè)信號(hào)的工作速度受到上升時(shí)間的限制。由于處于低電平輸出的位線始終存在著電源到地的直流通路，其靜態(tài)功耗比較大。動(dòng)態(tài)結(jié)構(gòu)的優(yōu)點(diǎn)是速度快、功耗小。動(dòng)態(tài) ROM結(jié)構(gòu)將譯碼和預(yù)充電放在同 一節(jié)拍進(jìn)行，使上拉時(shí)間不計(jì)算在輸出時(shí)間內(nèi)，提高了速度。因?yàn)槭菬o(wú)比結(jié)構(gòu)， 負(fù)載管和工作管的尺寸不用考慮彼此的關(guān)系，只考慮各管的充放電速度，通過(guò)加 大負(fù)載管尺寸提高預(yù)充電的速度。33. 說(shuō)明如圖所示采用標(biāo)準(zhǔn) CMOS結(jié)構(gòu)MUX電路中，邏輯電平提升電路的工作 原理。邏輯電平提升電路是一個(gè)由倒相器和 PMOS管組成的正反饋回路。當(dāng)NMOS 結(jié)構(gòu)的MUX在傳輸高電平時(shí)，隨著Z端電位不斷地上升（對(duì)節(jié)點(diǎn)電容充電），倒 相器的輸出電位不斷地下降，使得 PMOS管由原先的截止轉(zhuǎn)向?qū)ǎ涌炝?Z 點(diǎn)電位的提升速度，這時(shí)，即使 MUX中的NMOS管已經(jīng)截止 個(gè)為閾值損耗）， 通過(guò)導(dǎo)通的PMOS管仍然能夠?qū)點(diǎn)的電位提升到電源電壓 VDD。另一方面， 在MUX的輸出端還同時(shí)得到了一個(gè)反相的信號(hào)，增加了邏輯運(yùn)用的靈活性。34. 依據(jù)下表，設(shè)計(jì)一個(gè)實(shí)現(xiàn)四種邏輯操作的電路，其中控制信號(hào)