實(shí)驗(yàn)七4選1多路選擇器設(shè)計(jì)實(shí)驗(yàn)

1、實(shí)驗(yàn)七 4選1多路選擇器設(shè)計(jì)實(shí)驗(yàn)1、 實(shí)驗(yàn)?zāi)康倪M(jìn)一步熟悉QuartusII的VHDL文本設(shè)計(jì)流程、組合電路的設(shè)計(jì)仿真和測(cè)試。2、 實(shí)驗(yàn)原理 四選一多路選擇器設(shè)計(jì)時(shí)，試分別用IF_THEN語句、WHEN_ELSE和CASE語句的表達(dá)方式寫出此電路的VHDL程序，要求選擇控制信號(hào)s1和s2的數(shù)據(jù)類型為STD_LOGIC;當(dāng)s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1時(shí)，分別執(zhí)行y<=a、y<=b、y<=c、y<=d。三、程序設(shè)計(jì) 其示意框圖如下：其中輸入數(shù)據(jù)端口為a、b、c、d，s1、s2為控制信號(hào)，Y為輸出。 令s0s1=“00”時(shí)，輸出

2、y=a； 令s0s1=“01”時(shí)，輸出y=b； 令s0s1=“10”時(shí)，輸出y=c；令s0s1=“11 時(shí)，輸出y=d； 4 選 1 數(shù) 據(jù) 選 擇 器 a 輸入 b y 數(shù)據(jù) c d s0 s1真值表如下：輸入輸出x s0 s1 y a 0 0 ab 0 1 bc 1 0 c d 1 1 d4、 VHDL仿真實(shí)驗(yàn)（1）用IF_THEN語句設(shè)計(jì)4選1多路選擇器 1.建立文件夾D：alteralEDAzuoyeif_mux41,啟動(dòng)QuartusII軟件工作平臺(tái)，打開并建立新工程管理窗口，完成創(chuàng)建工程。圖1 利用New Project Wizard創(chuàng)建工程mux41 2.打開文本編輯。NEWVH

3、DL File相應(yīng)的輸入源程序代碼存盤為mux41.vhd.。圖2 選擇編輯文件類型源程序代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT(a,b,c,d:IN STD_LOGIC; s0: IN STD_LOGIC; s1: IN STD_LOGIC; y: OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE if_mux41 OF mux41 IS SIGNAL s0s1:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN s0s1<=s0&am

4、p;s1; PROCESS(s0s1,a,b,c,d) BEGIN IF s0s1="00" THEN y<=a; ELSIF s0s1="01" THEN y<=b; ELSIF s0s1="10" THEN y<=c; ELSE y<=d; END IF;END PROCESS;END ARCHITECTURE if_mux41; 3.綜合運(yùn)行，檢查設(shè)計(jì)是否正確。圖3 全程編譯無錯(cuò)后的報(bào)告信息4.生成symbol。圖4 生成symbol5.建立波形編輯文件進(jìn)行功能仿真，仿真結(jié)果如下圖所示。圖5 設(shè)置時(shí)鐘CL

5、K的周期圖6 仿真波形輸出報(bào)告 從上圖時(shí)序仿真可以看出： s0s1=“00”時(shí)，輸出y=a； s0s1=“01”時(shí)，輸出y=b； s0s1=“10”時(shí)，輸出y=c； s0s1=“11 時(shí)，輸出y=d；6.查看RTL電路。選擇Tools->Netlist Viewers->RTL Viewers命令，即HDL的RTL級(jí)圖形觀測(cè)器，選擇好后即自動(dòng)彈出計(jì)數(shù)器設(shè)計(jì)的RTL電路，如下圖：圖7 RTL電路圖(2)用WHEN_ELSE語句設(shè)計(jì)4選1多路選擇器1.建立文件夾D：alteralEDAzuoyewhen_mux41,啟動(dòng)QuartusII軟件工作平臺(tái)，打開并建立新工程管理窗口，完成創(chuàng)建

6、工程。圖1 利用New Project Wizard創(chuàng)建工程mux41 2.打開文本編輯。NEWVHDL File相應(yīng)的輸入源程序代碼存盤為mux41.vhd.。圖2 選擇編輯文件類型源程序代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT(a,b,c,d:IN STD_LOGIC; s0: IN STD_LOGIC; s1: IN STD_LOGIC; y: OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE when_mux41 OF mux41 IS SIGNAL s:S

7、TD_LOGIC_VECTOR(1 DOWNTO 0);BEGINs<=s0&s1; y<=a WHEN s="00" ELSE b WHEN s="01" ELSE c WHEN s="10" ELSE d WHEN s="11" ELSE '0'END when_mux41; 3.綜合運(yùn)行，檢查設(shè)計(jì)是否正確。圖3 全程編譯無錯(cuò)后的報(bào)告信息4.生成symbol。圖4 生成symbol5.建立波形編輯文件進(jìn)行功能仿真，仿真結(jié)果如下圖所示。圖5 設(shè)置時(shí)鐘CLK的周期圖6 仿真波形輸

8、出報(bào)告 從上圖時(shí)序仿真可以看出： s0s1=“00”時(shí)，輸出y=a； s0s1=“01”時(shí)，輸出y=b； s0s1=“10”時(shí)，輸出y=c； s0s1=“11 時(shí)，輸出y=d；6.查看RTL電路。選擇Tools->Netlist Viewers->RTL Viewers命令，即HDL的RTL級(jí)圖形觀測(cè)器，選擇好后即自動(dòng)彈出計(jì)數(shù)器設(shè)計(jì)的RTL電路，如下圖：圖7 RTL電路圖 (3)用CASE語句設(shè)計(jì)4選1多路選擇器1.建立文件夾D：alteralEDAzuoyecase_mux41,啟動(dòng)QuartusII軟件工作平臺(tái)，打開并建立新工程管理窗口，完成創(chuàng)建工程。圖1 利用New Proj

9、ect Wizard創(chuàng)建工程mux41 2.打開文本編輯。NEWVHDL File相應(yīng)的輸入源程序代碼存盤為mux41.vhd.。圖2 選擇編輯文件類型源程序代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT(a,b,c,d:IN STD_LOGIC; s0: IN STD_LOGIC; s1: IN STD_LOGIC; y: OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE case_mux41 OF mux41 IS SIGNAL s0s1:STD_LOGIC_VECT

10、OR(1 DOWNTO 0); BEGIN s0s1<=s0&s1; PROCESS(s0s1,a,b,c,d) BEGIN CASE s0s1 IS WHEN"00"=>y<=a; WHEN"01"=>y<=b; WHEN"10"=>y<=c; WHEN"11"=>y<=d; WHEN OTHERS=>NULL; END CASE; END PROCESS; END ARCHITECTURE case_mux41; 3.綜合運(yùn)行，檢查設(shè)計(jì)是否正確。圖3 全程編譯無錯(cuò)后的報(bào)告信息4.生成symbol。圖4 生成symbol5.建立波形編輯文件進(jìn)行功能仿真，仿真結(jié)果如下圖所示。圖5 設(shè)置時(shí)鐘CLK的周期圖6 仿真波形輸出報(bào)告 從上圖時(shí)序仿真可以看出： s0s1=“00”時(shí)，輸出