實驗三、數(shù)字頻率計設(shè)計

1、EDA技術(shù)實驗報告題 目 實驗三、數(shù)字頻率計設(shè)計 學(xué)生姓名 學(xué)號 10100140 所在學(xué)院 物理與電信工程學(xué)院 專業(yè)班級 物理101班 實驗三、數(shù)字頻率計設(shè)計一：實驗名稱：數(shù)字頻率計的設(shè)計  要求：設(shè)計一個能測量方波信號的頻率的頻率計，其技術(shù)要求如下： (1)測量頻率范圍：0Hz999999Hz。(2)結(jié)果用十進(jìn)制數(shù)顯示。二 ：設(shè)計思想及系統(tǒng)框圖所謂頻率，就是周期性信號在單位時間（1s)內(nèi)變化的次數(shù)。若在一定時間間隔 T內(nèi)測得這個周期信號的重復(fù)變化次數(shù)為N，則其頻率可表示為           

2、60;       f=N/T 當(dāng)被測信號的頻率較低時，采用測頻方法由量化誤差引起的測頻誤差太大，為此應(yīng)先測周期Tx，然后計算fx=1/Tx 。  用標(biāo)準(zhǔn)時鐘給定閘門信號，在已知時間內(nèi)（1s）計算脈沖個數(shù)，得到的就是該未知信號的頻率。由于信號較低時，1s內(nèi)的個數(shù)較少，計算誤差太大，所以計時改為10s，計數(shù)值除以十，便是頻率。所以要能實現(xiàn)閘門的改變，實現(xiàn)自動切換。系統(tǒng)框圖： 測量頻率系統(tǒng)框圖如圖所示,系統(tǒng)由控制器和處理器組成，控制器接收外部標(biāo)準(zhǔn)時鐘和系統(tǒng)復(fù)位信號。處理器由計數(shù)器和鎖存器和顯示器組成 COUNT_CLR信號用于在每次測量開

3、始時，對計數(shù)模塊復(fù)位，以清除上次測量的結(jié)果。該復(fù)位信號高電平有效，持續(xù)半個時鐘周期的時間。 COUNT_EN信號為計數(shù)允許信號，高電平有效。在信號的上升沿開始，對輸入信號的頻率進(jìn)行測量。計數(shù)器開始對被測信號的脈沖數(shù)進(jìn)行計數(shù)，即為信號的頻率。鎖存器的功能是使顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍三 實現(xiàn)方法  用maxplus2編程實現(xiàn)底層模塊，組裝成高層模塊，燒入指定芯片中，在指定數(shù)字電路板上測試功能。詳細(xì)資料查看實驗室資料和相關(guān)說明。四 具體模塊和實現(xiàn)最底層模塊和程序：1 計數(shù)電路  十進(jìn)制計數(shù)電路，滿十輸出一個正脈沖，提供高位計數(shù)器的計數(shù)脈沖，6個

4、組合可以實現(xiàn)0999999的計數(shù)，為基本計數(shù)單元。其程序源代碼：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt102 isport( clk : in std_logic; -時鐘信號 clr : in std_logic; -清零信號 ena : in std_logic; -時鐘使能信號 cq : buffer std_logic_vector(3 downto 0); cout : out std_logic -進(jìn)位信號 );end cnt102;architectur

5、e one of cnt102 isbegin process(clk,clr,ena) begin if clr='1' then cq<="0000" elsif clk'event and clk='1' then if ena='1' then if cq="1001" then cq<="0000" else cq<=cq+1; end if; end if; end if; end process; process(cq) begin if cq=&

6、quot;1001" then cout<='0' else cout<='1' end if; end process;end;生成模塊（CNT102）：說明： ENA：為閘門信號，高電平有效，在有效時，允許計數(shù)，否則計數(shù)器停止計數(shù)并保持計數(shù)值不變。 CLR：清零信號，下降沿有效，有效時計數(shù)器計數(shù)寄存器清零。 CLK：計數(shù)輸入脈沖，計數(shù)的基本單位。 Q3.0：計數(shù)值寄存器，輸出計數(shù)值。 COUT：進(jìn)位脈沖。時序圖2 控制電路控制閘門時間長度，實現(xiàn)時間長度自動切換，為控制電路核心模塊。程序源代碼：library ieee;use ieee.

7、std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ct isport( clk : in std_logic; clr:out std_logic; ena : out std_logic; lock : out std_logic);end ct;architecture ct_ac of ct issignal x : std_logic;begin process(clk)variable cnt : integerrange 999 downto 0; begin if clk'event and clk=

8、9;1' then if cnt<999 thencnt:=cnt+1;else cnt:=0;x<=not x;end if;if clk='0' and x='0'then clr<='1' else clr<='0' end if;end if;end process;ena<=x;lock<=not x;end ct_ac;生成模塊（CT）說明：ENA：為閘門信號，高電平有效，在有效時，允許計數(shù)，否則計數(shù)器停止計數(shù)并保持計數(shù)值不變。CLR：清零信號，下降沿有效，有效時計數(shù)器計數(shù)寄

9、存器清零。CLK：標(biāo)準(zhǔn)時間脈沖，為已知脈寬信號，分頻得到確定高電平寬度的脈沖即DOOR信號。為系統(tǒng)工作的基準(zhǔn)時間。LOCK：鎖存控制信號，下降沿有效，有效時，將輸入計數(shù)值鎖存。時序圖：3 鎖存模塊實現(xiàn)鎖存計數(shù)值和比較計數(shù)值是否有效（在允許誤差范圍內(nèi)），并輸出相應(yīng)結(jié)果信號，提供反饋信號。程序源代碼：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg4 isport( clk : in std_logic; cq : in std_logic_vector(3 downto 0);

10、led : out std_logic_vector(3 downto 0) );end reg4;architecture one of reg4 isbegin process(clk,cq) begin if clk='1' then led<=cq; end if; end process;end;生成模塊（REG4）說明：CQ3.0：計數(shù)輸入值，為鎖存對象。LED3.0：4位寄存器，為鎖存輸出，數(shù)值無效是輸出全1。CLK：標(biāo)準(zhǔn)時間脈沖，為已知脈寬信號，分頻得到確定高電平寬度的脈沖即DOOR信號。為系統(tǒng)工作的基準(zhǔn)時間。時序圖：以上為基本模塊，下面構(gòu)成高層模塊，實現(xiàn)

11、他們之間連接。4 ：099999計數(shù)器實現(xiàn)：五：系統(tǒng)工作時序圖：說明：在clk輸入周期為1ms的情況下，輸入周期為0.01s的信號，得到對應(yīng)的頻率為100hz ，即為數(shù)字頻率計測得的結(jié)果。 六：誤差分析及總結(jié)在實際使用在中（測試時），跟源輸出頻率有一定的誤差（在誤差允許范圍內(nèi)）。分析程序有以下幾個位置會導(dǎo)致誤差：1 閘門時間長度。 在產(chǎn)生閘門信號寬度時，采用計數(shù)方式分頻，得到需要的脈寬。當(dāng)需要0.1秒是器計數(shù)值應(yīng)為102.4，但計數(shù)值不能有小數(shù)，所以該為102，使計數(shù)時間變短，造成誤差。2 標(biāo)準(zhǔn)信號的脈沖寬度不標(biāo)準(zhǔn) 由系統(tǒng)工作時序圖知，標(biāo)準(zhǔn)信號是系統(tǒng)工作的基準(zhǔn)，其準(zhǔn)確性直接影響閘門寬度。周期為1/1024=0.0009765625s，頻率源提供有誤差的頻率會造成誤差。3 數(shù)字信號本生的局限性 信號頻率是連續(xù)的，但數(shù)字信號本生是離散的，用離散量去代替連續(xù)量會有誤差，但能夠做得足夠精確，以達(dá)到誤差要求。低頻時誤差較大。課程設(shè)計總結(jié)： 這次實驗是典型的用軟件來設(shè)計硬件，底層模塊結(jié)合構(gòu)成頂層模塊