vhdl語言與c語言的比較

1、VHDL語言&C語言201426010413楊泉玉第五組：張婷 古麗娜孜 楊泉玉VHDL語言標(biāo)準(zhǔn)硬件描述語言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)

2、計(jì)的基本點(diǎn)。通用計(jì)算機(jī)編程語言，應(yīng)用廣泛。C語言的設(shè)計(jì)目標(biāo)是提供一種能以簡(jiǎn)易的方式編譯、處理低級(jí)存儲(chǔ)器、產(chǎn)生少量的機(jī)器碼以及不需要任何運(yùn)行環(huán)境支持便能運(yùn)行的編程語言。VHDLC語言語言打開庫(kù)文件打開包VHDLC語言語言輸入輸出端口輸入輸出VHDL信號(hào)&變量變量在賦值的瞬間更新，而信號(hào)不會(huì)，它需要一個(gè)延時(shí)時(shí)間。a=b=30a=30 b=40C語言語言變量變量是存儲(chǔ)數(shù)據(jù)的值的空間。由于數(shù)值的類型有多種，有整數(shù)、小數(shù)（浮點(diǎn)數(shù)）、字符等等，那么對(duì)應(yīng)的變量就有整型變量、浮點(diǎn)型變量、字符型變量。變量還有其他的具體分類。整型變量還可具體分為無符號(hào)型、長(zhǎng)整型和短整型。浮點(diǎn)型也可分為單精度型、雙精度型和

3、長(zhǎng)雙精度型。此外還可以分為靜態(tài)變量、外部變量、寄存器變量和自動(dòng)存儲(chǔ)變量。VHDLC語言語言數(shù)據(jù)類型數(shù)據(jù)類型1.Boolean2.Bit3.bit_vector4.Character5.Integer6.Natural and positive7.Real8.String9.time10.severity_level11.std_logic12.std_logic_vector13.用戶自定義類型1.Bool2.C(long short long long)4.String5.Float6.Double7.VoidSTD_LOGIC素?cái)?shù)檢測(cè)器N3N2N1N0F000000100011200101300111401000501011601100701111810000910010101010011101111211000131101114111001511110真值表：區(qū)別 1、硬件的描述語言，用來組建硬件內(nèi)部結(jié)構(gòu)連接的，一個(gè)是軟件編程語言，用來放到程序存儲(chǔ)器中由CPU來執(zhí)行的； 2、VHDL執(zhí)行是并行的，C