硬件工程師面試題集(含答案_很全)

1、硬件工程師面試題集（DSP，嵌入式系統(tǒng)，電子線路，通訊，微電子，半導體）產生EMC問題主要通過兩個途徑:一個是空間電磁波干擾的形式;另一個是通過傳導的形式，換句話說，產生EMC問題的三個要素是：電磁干擾源、耦合途徑、敏感設備。                                傳導、輻射7nO1p Rh$z騷擾源-（途徑）- 敏感受體MOS的并聯(lián)使用原則：1.并聯(lián)的MOS必須

2、為同等規(guī)格，最好是同一批次的。2.并聯(lián)的MOS的驅動電路的驅動電阻和放電電路必須是獨立分開的，不可共用驅動電阻和放電電阻。3.PCB走線盡量保證對稱，減小電流分布不均光耦一般會有兩個用途：線性光耦和邏輯光耦，如果理解？工作在開關狀態(tài)的光耦副邊三極管飽和導通，管壓降<0.4V，Vout約等于Vcc（Vcc-0.4V左右），Vout 大小只受Vcc大小影響。此時Ic<If*CTR，此工作狀態(tài)用于傳遞邏輯開關信號。工作在線性狀態(tài)的光耦，Ic=If*CTR，副邊三極管壓降的大小等于Vcc-Ic*RL，Vout= Ic*RL=(Vin-1.6V)/Ri * CTR*RL，Vout 大小直接與

3、Vin 成比例，一般用于反饋環(huán)路里面 (1.6V 是粗略估計，實際要按器件資料，后續(xù)1.6V同) 。2 光耦CTR概要：1)對于工作在線性狀態(tài)的光耦要根據(jù)實際情況分析；2)對于工作在開關狀態(tài)的光耦要保證光耦導通時CTR 有一定余量；3)CTR受多個因素影響。2.1 光耦能否可靠導通實際計算舉例分析，例如圖.1中的光耦電路，假設 Ri = 1k,Ro = 1k,光耦CTR= 50%，光耦導通時假設二極管壓降為1.6V，副邊三極管飽和導通壓降Vce=0.4V。輸入信號Vi 是5V的方波，輸出Vcc 是3.3V。Vout 能得到3.3V 的方波嗎？我們來算算：If = (Vi-1.6V)/Ri =

4、3.4mA副邊的電流限制：Ic CTR*If = 1.7mA假設副邊要飽和導通，那么需要Ic = (3.3V 0.4V)/1k = 2.9mA，大于電流通道限制，所以導通時，Ic會被光耦限制到1.7mA， Vout = Ro*1.7mA = 1.7V所以副邊得到的是1.7V 的方波。為什么得不到3.3V 的方波，可以理解為圖.1 光耦電路的電流驅動能力小，只能驅動1.7mA 的電流，所以光耦會增大副邊三極管的導通壓降來限制副邊的電流到1.7mA。解決措施：增大If；增大CTR；減小Ic。對應措施為：減小Ri 阻值；更換大CTR 光耦；增大Ro 阻值。將上述參數(shù)稍加優(yōu)化，假設增大Ri 到200歐

5、姆，其他一切條件都不變，Vout能得到3.3V的方波嗎？重新計算：If = (Vi 1.6V)/Ri = 17mA；副邊電流限制Ic CTR*If = 8.5mA，遠大于副邊飽和導通需要的電流(2.9mA)，所以實際Ic = 2.9mA。所以，更改Ri 后，Vout 輸出3.3V 的方波。開關狀態(tài)的光耦，實際計算時，一般將電路能正常工作需要的最大Ic 與原邊能提供的最小If 之間Ic/If 的比值與光耦的CTR 參數(shù)做比較，如果Ic/If CTR，說明光耦能可靠導通。一般會預留一點余量（建議小于CTR 的90%）。工作在線性狀態(tài)令當別論。2、輸出特性曲線輸出特性曲線是描述三極管在輸入電流iB保

6、持不變的前提下，集電極電流iC和管壓降uCE之間的函數(shù)關系，即  （5-4） 三極管的輸出特性曲線如圖5-7所示。由圖5-7可見，當IB改變時，iC和uCE的關系是一組平行的曲線族，并有截止、放大、飽和三個工作區(qū)。  （1）截止區(qū) IB=0持性曲線以下的區(qū)域稱為截止區(qū)。此時晶體管的集電結處于反偏，發(fā)射結電壓uBE0，也是處于反偏的狀態(tài)。由于iB0，在反向飽和電流可忽略的前提下，iC=iB也等于0，晶體管無電流的放大作用。處在截止狀態(tài)下的三極管，發(fā)射極和集電結都是反偏，在電路中猶如一個斷開的開關。 實際的情況是：處在截止狀態(tài)下的三極管集電極有很小的電流ICE0，該電

7、流稱為三極管的穿透電流，它是在基極開路時測得的集電極-發(fā)射極間的電流，不受iB的控制，但受溫度的影響。 （2）飽和區(qū) 在圖5-4的三極管放大電路中，集電極接有電阻RC，如果電源電壓VCC一定，當集電極電流iC增大時，uCE=VCC-iCRC將下降，對于硅管，當uCE 降低到小于0.7V時，集電結也進入正向偏置的狀態(tài)，集電極吸引電子的能力將下降，此時iB再增大，iC幾乎就不再增大了，三極管失去了電流放大作用，處于這種狀態(tài)下工作的三極管稱為飽和。 規(guī)定UCEUBE時的狀態(tài)為臨界飽和態(tài)，圖5-7中的虛線為臨界飽和線，在臨界飽和態(tài)下工作的三極管集電極電流和基極電流的關系為： 

8、60;   （5-1-4） 式中的ICS，IBS，UCES分別為三極管處在臨界飽和態(tài)下的集電極電流、基極電流和管子兩端的電壓（飽和管壓降）。當管子兩端的電壓UCEUCES時，三極管將進入深度飽和的狀態(tài)，在深度飽和的狀態(tài)下，iC=iB的關系不成立，三極管的發(fā)射結和集電結都處于正向偏置會導電的狀態(tài)下，在電路中猶如一個閉合的開關。 三極管截止和飽和的狀態(tài)與開關斷、通的特性很相似，數(shù)字電路中的各種開關電路就是利用三極管的這種特性來制作的。 （3）放大區(qū) 三極管輸出特性曲線飽和區(qū)和截止區(qū)之間的部分就是放大區(qū)。工作在放大區(qū)的三極管才具有電流的放大作用。此時三極管的發(fā)射結處在正偏，集電結

9、處在反偏。由放大區(qū)的特性曲線可見，特性曲線非常平坦，當iB等量變化時，iC幾乎也按一定比例等距離平行變化。由于iC只受iB控制，幾乎與uCE的大小無關，說明處在放大狀態(tài)下的三極管相當于一個輸出電流受IB控制的受控電流源。 上述討論的是NPN型三極管的特性曲線，PNP型三極管特性曲線是一組與NPN型三極管特性曲線關于原點對稱的圖像。1、什么是建立時間（Tsu）和保持時間（Th）以上升沿鎖存為例，建立時間是指在時鐘翻轉之前輸入的數(shù)據(jù)D必須保持穩(wěn)定的時間；保持時間是在時鐘翻轉之后輸入數(shù)據(jù)D必須保持穩(wěn)定的時間1。如下圖所示，一個數(shù)據(jù)要在上升沿被鎖存，那么這個數(shù)據(jù)就要在時鐘上升沿的建立時間和保持時間內保

10、持穩(wěn)定。PCB Layout中的3W線距原則串擾（Crosstalk）是指信號線之間由于互容（信號線之間的空氣介質相當于容性負載），互感（高頻信號的電磁場相互耦合）而產生的干擾，由于這種耦合的存在，當一些信號電平發(fā)生變化的時候，在附近的信號線上就會感應出電壓（噪聲），在電路設計中，抑制串擾最簡單的方法就是在PCB Layout中遵循3W原則。3W原則是指多個高速信號線長距離走線的時候，其間距應該遵循3W原則，如下圖1所示，3W原則要求相鄰信號線中心距離不能少于線寬的3倍，據(jù)一些資料記載的，滿足3W原則能使信號間的串擾減少70%。我們在對高速信號，例如DDR3，PCIE，SATA2等布

11、線的時候都會遵循這個原則。只要是接觸過Layout 的人都會了解差分走線的一般要求，那就是“等長、等距”。等長是為了保證兩個差分信號時刻保持相反極性，減少共模分量；等距則主要是為了保證兩者差分阻抗一致，減少反射?！氨M量靠近原則”有時候也是差分走線的要求之一。11、鎖存器、觸發(fā)器、寄存器三者的區(qū)別。 觸發(fā)器：能夠存儲一位二值信號的基本單元電路統(tǒng)稱為“觸發(fā)器”。 鎖存器：一位觸發(fā)器只能傳送或存儲一位數(shù)據(jù)，而在實際工作中往往希望一次傳送或存儲多位數(shù)據(jù)。為此可把多個觸發(fā)器的時鐘輸入端CP連接起來，用一個公共的控制信號來控制，而各個數(shù)據(jù)端口仍然是各處獨立地接收數(shù)據(jù)。這樣所構

12、成的能一次傳送或存儲多位數(shù)據(jù)的電路就稱為“鎖存器”。 寄存器：在實際的數(shù)字系統(tǒng)中，通常把能夠用來存儲一組二進制代碼的同步時序邏輯電路稱為寄存器。由于觸發(fā)器內有記憶功能，因此利用觸發(fā)器可以方便地構成寄存器。由于一個觸發(fā)器能夠存儲一位二進制碼，所以把n個觸發(fā)器的時鐘端口連接起來就能構成一個存儲n位二進制碼的寄存器。 區(qū)別：從寄存數(shù)據(jù)的角度來年，寄存器和鎖存器的功能是相同的，它們的區(qū)別在于寄存器是同步時鐘控制，而鎖存器是電位信號控制?？梢?，寄存器和鎖存器具有不同的應用場合，取決于控制方式以及控制信號和數(shù)據(jù)信號之間的時間關系：若數(shù)據(jù)信號有效一定滯后于控制信號有效，則只能使用鎖存器；

13、若數(shù)據(jù)信號提前于控制信號到達并且要求同步操作，則可用寄存器來存放數(shù)據(jù)。1鎖存器Latch 和 觸發(fā)器flipflop鎖存器能根據(jù)輸入端把結果自行保持;觸發(fā)器是指由時鐘邊沿觸發(fā)的存儲器單元； 由敏感信號（電平，邊沿）控制的鎖存器就是觸發(fā)器；2、寫電路時，產生鎖存器的原因 if語句中，沒有寫else，默認保持原值，產生鎖存器，可能不是想要的結果； case語句中，沒有寫完整default項，也容易產生鎖存器； 例子： always(a or b)beginif(a) q=b;end產生了鎖存器，如下沒有鎖存器的情況always(a or b)beg

14、inif(a) q=b;else q=0;end3、避免使用D鎖存器，盡量使用D觸發(fā)器D鎖存器module test_latch(y, a, b);output y; input a; input b; reg y; always (a or b) begin   if(a=1b1)   y=b; end endmodule D觸發(fā)器module 

15、test_d(y,clk,a,b); output y; input clk; input a; input b; reg y; always (posedge clk) begin   if(a=1'b1)     y=b; end endmodule  從圖8可知，例10對應的電路是D觸發(fā)器。信號a被綜合成D觸發(fā)器的使能端，只

16、有在時鐘上沿到來且a為高時，b信號的值才能傳遞給a；只要在時鐘上升沿期間信號b是穩(wěn)定，即使在其他時候b還有毛刺，經過D觸發(fā)器后數(shù)據(jù)是穩(wěn)定的，毛刺被濾除。  62、寫異步D觸發(fā)器的verilog module.(揚智電子筆試)  module dff8(clk , reset, d, q);  input        clk;  input   &

17、#160;    reset;  input  7:0 d;  output 7:0 q;  reg   7:0 q;  always  (posedge clk or posedge reset)   if(reset)  q <= 0; e

18、lse q <= d; endmodule 63、用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述? (漢王筆試) module divide2( clk , clk_o, reset);  input     clk , reset; output   clk_o; wire in; reg out

19、0; always  ( posedge clk or posedge reset)  if ( reset) out <= 0;  else out <= in;  assign in = out;   assign clk_o = out; endmodule&#

20、160;有源濾波器和無源濾波器的原理及區(qū)別? 2010-01-09 11:28 無源濾波器：這種電路主要有無源元件R、L和C組成。 有源濾波器：集成運放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點。集成運放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高指輸出頻率與輸入控制電壓有對應關系的振蕩電路(VCO)，頻率是輸入信號電壓的函數(shù)的振蕩器VCO，振蕩器的工作狀態(tài)或振蕩回路的元件參數(shù)受輸入控制電壓的控制，就可構成一個壓控振蕩器。鎖相環(huán)主要由壓

21、控振蕩器，鑒相器，低通濾波器，以及參考頻率振蕩器組成。壓控振蕩器主要實現(xiàn)電壓與頻率的變換，鑒相器主要實現(xiàn)把壓控振蕩器的頻率與參考頻率振蕩器的頻率進行比較。低通濾波器主要是濾除信號中的高頻分量，參考頻率振蕩器提供參考頻率。 1、下面是一些基本的數(shù)字電路知識問題，請簡要回答之。(1) 什么是 Setup和 Hold 時間？答：Setup/Hold Time 用于測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間(Setup Time)是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)能夠保持穩(wěn) 定不變的時間。輸入數(shù)據(jù)信號應提前時鐘上升沿(如上升沿有效)T 時間到達芯片，這個T就是建立時間通常所說

22、的 SetupTime。如不滿足 Setup Time，這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿到來時，數(shù)據(jù)才能被打入 觸發(fā)器。保持時間(Hold Time)是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)保持穩(wěn)定不變的時間。如果 Hold Time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。(2) 什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？答：在組合邏輯電路中，由于門電路的輸入信號經過的通路不盡相同，所產生的延時也就會不同，從而導致到達該門的時間不一致，我們把這種現(xiàn)象叫做競爭。由于競爭而在電路輸出端可能產生尖峰脈沖或毛刺的現(xiàn)象叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現(xiàn)象。解決方法

23、：一是添加布爾式的消去項，二是在芯片外部加電容。(3) 請畫出用 D 觸發(fā)器實現(xiàn) 2 倍分頻的邏輯電路答：把 D 觸發(fā)器的輸出端加非門接到 D 端即可，如下圖所示：(4) 什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？ 答：線與邏輯是兩個或多個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用 OC 門來實現(xiàn)(漏極或者集電極開路)，為了防止因灌電流過大而燒壞 OC 門,應在 OC 門輸出端接一上拉電阻(線或則是下拉電阻)。(5) 什么是同步邏輯和異步邏輯？同步電路與異步電路有何區(qū)別？答：同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系.電路設

24、計可分類為同步電路設計和異步電路設計。同步電路利用時鐘脈沖使其子系統(tǒng)同步運作，而異步電路不使用時鐘脈沖做同步，其子系統(tǒng)是使用特殊的 “開始”和“完成”信號使之同步。異步電路具有下列優(yōu)點：無時鐘歪斜問題、 低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性。(7) 你知道那些常用邏輯電平？TTL 與 COMS 電平可以直接互連嗎？答：常用的電平標準，低速的有 RS232、RS485、RS422、TTL、CMOS、LVTTL、LVCMOS、ECL、ECL、LVPECL 等，高速的有 LVDS、GTL、PGTL、 CML、HSTL、SSTL 等。一般說來，CMOS 電平比 TTL 電平有著更

25、高的噪聲容限。如果不考慮速度 和性能，一般 TTL 與 CMOS 器件可以互換。但是需要注意有時候負載效應可能引起電路工作不正常，因為有些 TTL 電路需要下一級的輸入阻抗作為負載才能 正常工作。(6) 請畫出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖(數(shù)據(jù)接口、控制接口、鎖存器/緩沖器)典型輸入設備與微機接口的邏輯示意圖如下：2、你所知道的可編程邏輯器件有哪些？答：ROM(只讀存儲器)、PLA(可編程邏輯陣列)、FPLA(現(xiàn)場可編程邏輯陣列)、PAL(可編程陣列邏輯)GAL(通用陣列邏輯)，EPLD(可擦除的可編程邏輯器件)、 FPGA(現(xiàn)場可編程門陣列)、CPLD(復雜可編程邏輯器

26、件)等 ，其中 ROM、FPLA、 PAL、GAL、EPLD 是出現(xiàn)較早的可編程邏輯器件，而 FPGA 和 CPLD 是當今最流行的兩類可編程邏輯器件。FPGA 是基于查找表結構的，而 CPLD 是基于乘積項結構的。3、用 VHDL 或 VERILOG、ABLE 描述 8 位 D 觸發(fā)器邏輯4、請簡述用 EDA 軟件(如 PROTEL)進行設計(包括原理圖和PCB圖)到調試出樣機的整個過程，在各環(huán)節(jié)應注意哪些問題？答：完成一個電子電路設計方案的整個過程大致可分：(1)原理圖設計 (2)PCB 設計 (3)投板 (4)元器件焊接(5)模塊化調試 (6)整機調試。注意問題如下：(1)原理圖設計階段

27、 注意適當加入旁路電容與去耦電容；注意適當加入測試點和 0 歐電阻以方便調試時測試用；注意適當加入 0 歐電阻、電感和磁珠（專用于抑制信號線、電源線上的高頻噪聲和尖峰干擾）以實現(xiàn)抗干擾和阻抗匹配；(2)PCB 設計階段自己設計的元器件封裝要特別注意以防止板打出來后元器件無法焊接；FM部分走線要盡量短而粗，電源和地線也要盡可能粗；旁路電容、晶振要盡量靠近芯片對應管腳；注意美觀與使用方便；(3)投板說明自己需要的工藝以及對制板的要求；(4)元器件焊接防止出現(xiàn)芯片焊錯位置，管腳不對應；防止出現(xiàn)虛焊、漏焊、搭焊等；(5)模塊化調試先調試電源模塊，然后調試控制模塊，然后再調試其它模塊；上電時動作要迅速，

28、發(fā)現(xiàn)不會出現(xiàn)短路時在徹底接通電源；調試一個模塊時適當隔離其它模塊；各模塊的技術指標一定要大于客戶的要求；(6)整機調試如提高靈敏度等問題5、基爾霍夫定理KCL：電路中的任意節(jié)點，任意時刻流入該節(jié)點的電流等于流出該節(jié)點的電流（KVL同理）6、描述反饋電路的概念，列舉他們的應用反饋是將放大器輸出信號(電壓或電流)的一部分或全部，回收到放大器輸入端與輸入信號進行比較(相加或相減)，并用比較所得的有效輸入信號去控制輸出，負反饋可以用來穩(wěn)定輸出信號或者增益，也可以擴展通頻帶，特別適合于自動控制系統(tǒng)。正反饋可以形成振蕩，適合振蕩電路和波形發(fā)生電路。 7、負反饋種類及其優(yōu)點電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串

29、聯(lián)反饋和電流并聯(lián)反饋降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展，放大器的通頻帶，自動調節(jié)作用8、放大電路的頻率補償?shù)哪康氖鞘裁?，有哪些方法頻率補償是為了改變頻率特性，減小時鐘和相位差，使輸入輸出頻率同步相位補償通常是改善穩(wěn)定裕度，相位補償與頻率補償?shù)哪繕擞袝r是矛盾的不同的電路或者說不同的元器件對不同頻率的放大倍數(shù)是不相同的，如果輸入信號不是單一頻率，就會造成高頻放大的倍數(shù)大，低頻放大的倍數(shù)小，結果輸出的波形就產生了失真放大電路中頻率補償?shù)哪康模阂皇歉纳品糯箅娐返母哳l特性，二是克服由于引入負反饋而可能出現(xiàn)自激振蕩現(xiàn)象，使放大器能夠穩(wěn)定工作。在放大電路

30、中，由于晶體管結電容的存在常常會使放大電路頻率響應的高頻段不理想，為了解決這一問題，常用的方法就是在電路中引入負反饋。然后，負反饋的引入又引入了新的問題，那就是負反饋電路會出現(xiàn)自激振蕩現(xiàn)象，所以為了使放大電路能夠正常穩(wěn)定工作，必須對放大電路進行頻率補償。頻率補償?shù)姆椒梢苑譃槌把a償和滯后補償，主要是通過接入一些阻容元件來改變放大電路的開環(huán)增益在高頻段的相頻特性，目前使用最多的就是鎖相環(huán)9、有源濾波器和無源濾波器的區(qū)別無源濾波器：這種電路主要有無源元件 R、L 和 C 組成；有源濾波器：集成運放和 R、C 組成，具有不用電感、體積小、重量輕等優(yōu)點。 集成運放的開環(huán)電壓增益和輸入阻抗均很高，輸出

31、電阻小，構成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。10、名詞解釋：SRAM、SSRAM、SDRAM、壓控振蕩器 (VCO) SRAM：靜態(tài) RAM；DRAM：動態(tài) RAM；SSRAM：Synchronous Static Random Access Memory 同步靜態(tài)隨機訪問存儲器，它的一種類型的SRAM。 SSRAM 的所有訪問都在時鐘的上升/下降沿啟動。地址、數(shù)據(jù)輸入和其它控制信號均與時鐘信號相關。這一點與異步 SRAM 不同，異步 SRAM 的訪問獨立于時 鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。SDRAM：Sy

32、nchronous DRAM 同步動態(tài)隨機存儲器。11、名詞解釋：IRQ、BIOS、USB、VHDL、SDR。(1) IRQ：中斷請求 (2)BIOS：BIOS 是英文"Basic Input Output System"的縮略語，直譯過來后中 文名稱就是"基本輸入輸出系統(tǒng)"。其實，它是一組固化到計算機內主板上一個 ROM 芯片上的程序，它保存著計算機最重要的基本輸入輸出的程序、系統(tǒng)設置 信息、開機后自檢程序和系統(tǒng)自啟動程序。其主要功能是為計算機提供最底層的、 最直接的硬件設置和控制。(3) USB：USB，是英文 Universal Serial BU

33、S（通用串行總線）的縮寫，而其 中文簡稱為“通串線，是一個外部總線標準，用于規(guī)范電腦與外部設備的連接和通訊。(4) VHDL：VHDL 的英文全寫是：VHSIC（Very High Speed Integrated Circuit） Hardware Description Language.翻譯成中文就是超高速集成電路硬件描述語言。 主要用于描述數(shù)字系統(tǒng)的結構、行為、功能和接口。(5) SDR：軟件無線電，一種無線電廣播通信技術，它基于軟件定義的無線通信協(xié)議而非通過硬連線實現(xiàn)。換言之，頻帶、空中接口協(xié)議和功能可通過軟件 下載和更新來升級，而不用完全更換硬件。SDR 針對構建多模式、多頻和多功

34、 能無線通信設備的問題提供有效而安全的解決方案。12、單片機上電后沒有運轉，首先要檢查什么 首先應該確認電源電壓是否正常。用電壓表測量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的 5V。接下來就是檢查復位引腳電壓 是否正常。分別測量按下復位按鈕和放開復位按鈕的電壓值，看是否正確。然后 再檢查晶振是否起振了，一般用示波器來看晶振引腳的波形，注意應該使用示波器探頭的“X10”檔。另一個辦法是測量復位狀態(tài)下的 IO 口電平，按住復位鍵不放，然后測量 IO 口(沒接外部上拉的 P0 口除外)的電壓，看是否是高電平，如果不是高電平，則多半是因為晶振沒有起振。另外還要注意的地方是，如果使用片

35、內 ROM 的話(大部分情況下如此，現(xiàn)在 已經很少有用外部擴 ROM 的了)，一定要將 EA 引腳拉高，否則會出現(xiàn)程序亂跑的情況。如果系統(tǒng)不穩(wěn)定的話，有時是因為電源濾波不好導致的。在單片機的電源引腳跟地引腳之間接上一個 0.1uF 的電容會有所改善。如果電源沒有濾波電容的話， 則需要再接一個更大濾波電容，例如 220uF 的。遇到系統(tǒng)不穩(wěn)定時，就可以并上電容試試(越靠近芯片越好)。13、最基本的三極管曲線特性答：三極管的曲線特性即指三極管的伏安特性曲線，包括輸入特性曲線和輸 出特性曲線。輸入特性是指三極管輸入回路中，加在基極和發(fā)射極的電壓VBE 與 由它所產生的基極電流 I B 之間的關系。輸

36、出特性通常是指在一定的基極電流 I B控制下，三極管的集電極與發(fā)射極之間的電壓VCE 同集電極電流 IC 的關系 圖(1) 典型輸入特性曲線圖(2) 典型輸出特性曲線圖(3) 直、交流負載線，功耗線14、什么是頻率響應，怎么才算是穩(wěn)定的頻率響應，簡述改變頻率響應曲線的幾個方法答：這里僅對放大電路的頻率響應進行說明。 在放大電路中，由于電抗元件(如電容、電感線圈等)及晶體管極間電容的存在，當輸入信號的頻率過低或過高時，放大電路的放大倍數(shù)的數(shù)值均會降低，而且還將產生相位超前或之后現(xiàn)象。也就是說，放大電路的放大倍數(shù)(或者稱為增 益)和輸入信號頻率是一種函數(shù)關系，我們就把這種函數(shù)關系成為放大電路的頻

37、率響應或頻率特性。放大電路的頻率響應可以用幅頻特性曲線和相頻特性曲線來描述，如果一個 放大電路的幅頻特性曲線是一條平行于 x 軸的直線(或在關心的頻率范圍內平行 于 x 軸)，而相頻特性曲線是一條通過原點的直線(或在關心的頻率范圍是條通過 原點的直線)，那么該頻率響應就是穩(wěn)定的 改變頻率響應的方法主要有：(1) 改變放大電路的元器件參數(shù)；(2) 引入新的 元器件來改善現(xiàn)有放大電路的頻率響應；(3) 在原有放大電路上串聯(lián)新的放大電 路構成多級放大電路。15、給出一個差分運放，如何進行相位補償，并畫補償后的波特圖答：隨著工作頻率的升高，放大器會產生附加相移，可能使負反饋變成正反饋而引起自激。進行相

38、位補償可以消除高頻自激。相位補償?shù)脑硎牵涸诰哂懈叻糯蟊稊?shù)的中間級，利用一小電容 C（幾十幾百微微法）構成電壓并聯(lián)負反饋 電路?？梢允褂秒娙菪ＵC 校正分別對相頻特性和幅頻特性進行修改。波特圖就是在畫放大電路的頻率特性曲線時使用對數(shù)坐標。波特圖由對數(shù)幅 頻特性和對數(shù)相頻特性兩部分組成，它們的橫軸采用對數(shù)刻度 lg f ，幅頻特性的縱軸采用 lg |Au|表示，單位為 dB；相頻特性的縱軸仍用表示。16、基本放大電路的種類及優(yōu)缺點，廣泛采用差分結構的原因基本放大電路按其接法分為共基、共射、共集放大電路。 共射放大電路既能放大電流又能放大電壓，輸入電阻在三種電路中居中，輸出電阻較大，頻帶較窄共

39、基放大電路只能放大電壓不能放大電流，輸入電阻小，電壓放大倍數(shù)和輸出電阻與共射放大電路相當，頻率特性是三種接法中最好的電路。常用于寬頻帶 放大電路。共集放大電路只能放大電流不能放大電壓，是三種接法中輸入電阻最大、輸 出電阻最小的電路，并具有電壓跟隨的特點。常用于電壓大電路的輸入級和輸 出級，在功率放大電路中也常采用射極輸出的形式。廣泛采用差分結構的原因是差分結構可以抑制溫度漂移現(xiàn)象。17、給出一差分電路，已知其輸出電壓 Y+和 Y-，求共模分量和差模分量設共模分量是 Yc，差模分量是 Yd，則可知其輸 Y+=Yc+Yd Y-=Yc-Yd 可得 Yc=(Y+ + Y-)/2 Yd=(Y+ - Y-

40、)/218、畫出一個晶體管級的運放電路,說明原理下圖(a)給出了單極性集成運放 C14573 的電路原理圖，圖(b)為其放大電路部分：圖(a) C14573 電路原理圖 圖(b) C14573 的放大電路部分圖(a)中T1，T2和T7管構成多路電流源，為放大電路提供靜態(tài)偏置電流， 把偏置電路簡化后，就可得到圖(b)所示的放大電路部分。第一級是以 P 溝道管T3和T4為放大管、以 N 溝道管T5和T6管構成的電 流源為有源負載，采用共源形式的雙端輸入、單端輸出差分放大電路。由于第二 級電路從T8的柵極輸入，其輸入電阻非常大，所以使第一級具有很強的電壓放大能力。第二級是共源放大電路，以N溝道管T8

41、為放大管，漏極帶有源負載，因此也具有很強的電壓放大能力。但其輸出電阻很大，因而帶負載能力較差。電容C起相位補償作用。19、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，求這兩種電路輸出電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當 RC<<T 時，給出輸入電壓波形圖，繪制兩種電路 的輸出波形圖。答：當輸出電壓為C上電壓時：電路的頻率響應為從電路的頻率響應不難看出輸出電壓加在C上的為低通濾波器，輸出電壓加在R上的為高通濾波器，RC<<T 說明信號的頻率遠遠小于濾波器的中心頻率，所以對于第二個電路基本上無輸出，第一個電路的輸

42、出波形與輸入波形基本相同。20、選擇電阻時要考慮什么？ 主要考慮電阻的封裝、功率、精度、阻值和耐壓值等。21、在CMOS電路中，要有一個單管作為開關管精確傳遞模擬低電平，這個單管你會用P管還是N管，為什么答：用 N 管。N 管傳遞低電平，P 管傳遞高電平。N 管的閾值電壓為正，P 管的閾值電壓為負。在 N 管柵極加VDD，在漏極加VDD，那么源級的輸出電壓范圍為0到VDD-Vth，因為 N 管的導通條件是 Vgs>Vth，當輸出到達 VDD-Vth 時管子已經關斷了。所以當柵壓為VDD時，源級的最高輸出電壓只能為 VDD-Vth。這叫閾值損失。N 管的輸出要比柵壓損失一個閾值電壓。因此不

43、宜用 N 管傳輸高電平。P 管的輸出也會比柵壓損失一個閾值。同理柵壓為0時，P 管 源級的輸出電壓范圍為VDD到Vth，因此不宜用P管傳遞低電平。22、畫電流偏置的產生電路，并解釋?；镜钠秒娏鳟a生電路包括鏡像電流源、比例電流源和微電流源三種。下面以鏡像電流源電路為例進行說明：23、畫出施密特電路，求回差電壓。答：下圖是用 CMOS 反相器構成的施密特電路：因此回差電壓為：24、LC 正弦波振蕩器有哪幾種三點式振蕩電路，分別畫出其原理圖。答：主要有兩種基本類型：電容三點式電路和電感三點式電路。下圖中(a)和(b)分別給出了其原理電路及其等效電路 (a) 電容三點式振蕩電路(b) 電感三點式振

44、蕩電路25、DAC 和 ADC 的實現(xiàn)各有哪些方法？實現(xiàn) DAC 轉換的方法有：權電阻網絡 D/A 轉換，倒梯形網絡 D/A 轉換， 權電流網絡 D/A 轉換、權電容網絡 D/A 轉換以及開關樹形 D/A 轉換等。實現(xiàn) ADC 轉換的方法有：并聯(lián)比較型 A/D 轉換，反饋比較型 A/D 轉換，雙 積分型 A/D 轉換和 V-F 變換型 A/D 轉換。26、A/D 電路組成、工作原理A/D 電路由取樣、量化和編碼三部分組成，由于模擬信號在時間上是連續(xù)信 號而數(shù)字信號在時間上是離散信號，因此 A/D 轉換的第一步就是要按照奈奎斯 特采樣定律對模擬信號進行采樣。又由于數(shù)字信號在數(shù)值上也是不連續(xù)的，也

45、就 是說數(shù)字信號的取值只有有限個數(shù)值，因此需要對采樣后的數(shù)據(jù)盡量量化，使其 量化到有效電平上，編碼就是對量化后的數(shù)值進行多進制到二進制二進制的轉換。27、為什么一個標準的倒相器中 P 管的寬長比要比 N 管的寬長比大？ 和載流子有關，P 管是空穴導電，N 管電子導電，電子的遷移率大于空穴，同樣的電場下，N 管的電流大于 P 管，因此要增大 P 管的寬長比，使之對稱， 這樣才能使得兩者上升時間下降時間相等、高低電平的噪聲容限一樣、充電和放電是時間相等28、鎖相環(huán)有哪幾部分組成?鎖相環(huán)路是一種反饋控制電路，簡稱鎖相環(huán)（PLL）鎖相環(huán)的特點是：利用外部輸入的參考信號控制環(huán)路內部振蕩信號的頻率和相位。

46、因鎖相環(huán)可以實現(xiàn) 輸出信號頻率對輸入信號頻率的自動跟蹤，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。 鎖相環(huán)在工作的過程中，當輸出信號的頻率與輸入信號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱的由來鎖相環(huán)通常由鑒相器（PD）、環(huán)路濾波器（LF）和壓控振蕩器（VCO）三部 分組成。鎖相環(huán)中的鑒相器又稱為相位比較器，它的作用是檢測輸入信號和輸出 信號的相位差，并將檢測出的相位差信號轉換成電壓信號輸出，該信號經低通濾 波器濾波后形成壓控振蕩器的控制電壓，對振蕩器輸出信號的頻率實施控制。 29、用邏輯門和 COMS 電路實現(xiàn) AB+CD這里使用與非門實現(xiàn)

47、：(a) 用邏輯門實現(xiàn)(b) 用 CMOS 電路組成的與非門圖(a)給出了用與非門實現(xiàn) AB+CD，圖(b)給出了用 CMOS 電路組成的與非門，將圖(b)代入圖(a)即可得到用 CMOS 電路實現(xiàn) AB+CD 的電路。30、用一個二選一 mux 和一個 inv 實現(xiàn)異或假設輸入信號為 A、B，輸出信號為 Y=AB+AB。則用一個二選一 mux和一個 inv 實現(xiàn)異或的電路如下圖所示：31、給了 reg 的 Setup 和 Hold 時間，求中間組合邏輯的 Delay 范圍假設時鐘周期為Tclk ，reg 的 Setup 和 Hold 時間分別記為 Setup 和 Hold。 則有：32、如何

48、解決亞穩(wěn)態(tài) 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內達到一個可確認的狀態(tài)。當 一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩(wěn)定在某個正確的電平上。在亞穩(wěn)態(tài)期間，觸發(fā)器輸出一些中間級電平，或 者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器 級聯(lián)式傳播下去。解決方法主要有：(1)降低系統(tǒng)時鐘；(2)用反應更快的 FF；(3)引入同步機制，防止亞穩(wěn)態(tài)傳播；(4)改善時鐘質量，用邊沿變化快速的時鐘信號；(5)使用工藝好、時鐘周期裕量大的器件33、集成電路前端設計流程，寫出相關的工具。 集成電路的前端設計主要是指設計 IC 過程的邏輯設計、功能仿真，而

49、后端設計則是指設計 IC 過程中的版圖設計、制板流片。前端設計主要負責邏輯實現(xiàn)，通常是使用 verilog/VHDL 之類語言，進行行為級的描述。而后端設計，主要負責將前端的 設計變成真正的 schematic&layout，流片，量產。集成電路前端設計流程可以分為以下幾個步驟：(1)設計說明書；(2)行為級 描述及仿真；(3)RTL 級描述及仿真；(4)前端功能仿真。硬件語言輸入工具有 SUMMIT，VISUALHDL，MENTOR 和RENIOR 等；圖形輸入工具有: Composer(cadence)，Viewlogic (viewdraw)等；數(shù)字電路仿真工具有：Verolog

50、：CADENCE、Verolig-XL、SYNOPSYS、VCS、MENTOR、Modle-simVHDL：CADENCE、NC-vhdl、SYNOPSYS、VSS、MENTOR、Modle-sim 模擬電路仿真工具： HSpice Pspice，34、是否接觸過自動布局布線,請說出一兩種工具軟件，自動布局布線需要哪些基本元素Protel99se ORcad Allegro Pads2007 powerpcb 焊盤 阻焊層 絲印層 互聯(lián)線 注意模擬和數(shù)字分區(qū)域放置 敏感元件應盡量避免噪聲干擾 信號完整性 電源去耦35、描述你對集成電路工藝的認識集成電路是采用半導體制作工藝，在一塊較小的單晶硅片

51、上制作上許多晶體管及電阻器、電容器等元器件，并按照多層布線或遂道布線的方法將元器件組合成完整的電子電路。（一）按功能結構分類模擬集成電路和數(shù)字集成電路（二）按制作工藝分類 厚膜集成電路和薄膜集成電路。 （三）按集成度高低分類 小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路和超大規(guī)模集成電路（四）按導電類型不同分類 雙極型集成電路和單極型集成電路。 雙極型集成電路的制作工藝復雜，功耗較大，代表集成電路有TTL、ECL、HTL、LST-TL、STTL等類型單極型集成電路的制作工藝簡單，功耗也較低，易于制成大規(guī)模集成電路，代表集成電路有CMOS、NMOS、PMOS等類型36、列舉幾種集成電路典型工藝

52、，工藝上常提到0.25,0.18指的是什么制造工藝：我們經常說的0.18微米、0.13微米制程，就是指制造工藝了。制造工藝直接關系到cpu的電氣性能，而0.18微米、0.13微米這個尺度就是指的是cpu核心中線路的寬度,MOS管是指柵長。37、請描述一下國內的工藝現(xiàn)狀38、半導體工藝中，摻雜有哪幾種方式39、描述CMOS電路中閂鎖效應產生的過程及最后的結果Latch-up 閂鎖效應，又稱寄生PNPN效應或可控硅整流器( SCR, Silicon Controlled Rectifier )效應。在整體硅的CMOS管下，不同極性攙雜的區(qū)域間都會構成P-N結，而兩個靠近的反方向的P-N結就構成了一

53、個雙極型的晶體三極管。因此CMOS管的下面會構成多個三極管，這些三極管自身就可能構成一個電路。這就是MOS管的寄生三極管效應。如果電路偶爾中出現(xiàn)了能夠使三極管開通的條件，這個寄生的電路就會極大的影響正常電路的運作，會使原本的MOS電路承受比正常工作大得多的電流，可能使電路迅速的燒毀。Latch-up狀態(tài)下器件在電源與地之間形成短路，造成大電流、EOS（電過載）和器件損壞。40、解釋latch-up現(xiàn)象和Antenna effect和其預防措施.41、什么叫窄溝效應 當JFET或MESFET溝道較短，<1um的情況下，這樣的器件溝道內電場很高，載流子民飽合速度通過溝道，因而器件的工作速度得

54、以提高，載流子漂移速度，通常用分段來描述，認為電場小于某一臨界電場時，漂移速度與近似與電場強成正比，遷移率是常數(shù)，當電場高于臨界時，速度飽和是常數(shù)。所以在短溝道中，速度是飽和的，漏極電流方程也發(fā)生了變化，這種由有況下飽和電流不是由于溝道夾斷引起的而是由于速度飽和42、用波形表示 D 觸發(fā)器的功能以電平觸發(fā)為例進行說明，D 觸發(fā)器的功能描述如下：當時鐘信號為低電平 時，觸發(fā)器不工作，處于維持狀態(tài)。當時鐘信號為高電平時，D 觸發(fā)器的功能為： 若 D=0，則觸發(fā)器次態(tài)為 0；若 D=1，則觸發(fā)器次態(tài)為 1。下圖以波形形式來描 述 D 觸發(fā)器的功能：43、用傳輸門和倒向器組成的邊沿 D 觸發(fā)器如下圖：

55、 44、畫狀態(tài)機，接受 1、2、5 分錢的賣報機，每份報紙 5 分錢。取投幣信號為輸入邏輯變量，投入一枚 5 分硬幣是用 A=1 表示，未投入時用 A=0 表示；投入一枚 2 分硬幣是用 B=1 表示，未投入時用 B=0 表示；投入 一枚 1 分硬幣是用 C=1 表示，未投入時用 C=0 表示。由于每次最多只能投入一 枚硬幣，因此除了 ABC=000、ABC=001、 ABC=010 和 ABC=100 四種狀態(tài)為 合法狀態(tài)，其它四種狀態(tài)為非法狀態(tài)。假設投入 3 個 2 分硬幣或者投入 4 個 1 分硬幣和 1 個 2 分硬幣后，賣報機在給出報紙的同時會找會 1 個 1 分硬幣。這是 輸出變量

56、有兩個，分別用 Y 和 Z 表示。給出報紙時 Y=1，不給時 Y=0；找回 1 個 1 分硬幣時 Z=1，不找時 Z=0。同時假定未投幣時賣報機的初始狀態(tài)為 S0， 從開始到當前時刻共投入的硬幣面值為 1 分記為 S1，為 2 分時記為 S2，為 3 分 記為 S3，為 4 分時記為 S4。由上面的分析可以畫出該狀態(tài)機的狀態(tài)轉換表，如下表所示(方便起見，這里 給出輸入變量為非法狀態(tài)時的轉換表) 狀態(tài)圖如下所示45、用與非門等設計全加法器設加數(shù)為 A 和 B，低位進位為 C，和為 Sum，進位位為 Cout，則用與非門 設計的全加器如下圖如果非門也用與非門實現(xiàn)的話，只需將與非門的兩個輸入端連接，

57、置換到非門即可46、RS232c 高電平脈沖對應的 TTL 邏輯是？ 首先解釋一下什么是正邏輯和負邏輯。正邏輯：用高電平表示邏輯 1，用低電平表示邏輯 0。負邏輯：用低電平表示邏輯 1，用高電平表示邏輯 0。在數(shù)字 系統(tǒng)的邏輯設計中，若采用 NPN 晶體管和 NMOS 管，電源電壓是正值，一般采 用正邏輯。若采用的是 PNP 管和 PMOS 管，電源電壓為負值，則采用負邏輯比 較方便。除非特別說明，一般電路都是采用正邏輯 對于 RS232C 的數(shù)據(jù)線，邏輯 1(MARK)=-3V-15V ；邏輯 0(SPACE)=+315V，因此對應的 TTL 邏輯為負邏輯。47、VCO 是什么，什么參數(shù)(壓

58、控振蕩器) ?VCO 即壓控振蕩器，在通信系統(tǒng)電路中，壓控振蕩器(VCO)是其關鍵部件， 特別是在鎖相環(huán)電路、時鐘恢復電路和頻率綜合器等電路中。VCO 的性能指標 主要包括：頻率調諧范圍，輸出功率，(長期及短期)頻率穩(wěn)定度，相位噪聲，頻 譜純度，電調速度，推頻系數(shù)，頻率牽引等。48、什么耐奎斯特定律，怎么由模擬信號轉為數(shù)字信號49、用 D 觸發(fā)器做個 4 進制的計數(shù)器由于是 4 進制計數(shù)器，因此只需兩個 D 觸發(fā)器即可，記進位輸出為 Cout， 時鐘信號為 CLK，則利用 D 觸發(fā)器和門電路組成的 4 進制計數(shù)器如下圖： 50、鎖存器、觸發(fā)器、寄存器三者的區(qū)別觸發(fā)器：能夠存儲一位二值信號的基本

59、單元電路統(tǒng)稱為“觸發(fā)器”。鎖存器：一位觸發(fā)器只能傳送或存儲一位數(shù)據(jù)，而在實際工作中往往希望一次傳送或存儲多位數(shù)據(jù)。為此可把多個觸發(fā)器的時鐘輸入端CP 連接起來，用一個公共的控制信號來控制，而各個數(shù)據(jù)端口仍然是各處獨立地接收數(shù)據(jù)。這樣所構成的能一次傳送或存儲多位數(shù)據(jù)的電路就稱為“鎖存器”。寄存器：在實際的數(shù)字系統(tǒng)中，通常把能夠用來存儲一組二進制代碼的同步時序邏輯電路稱為寄存器。由于觸發(fā)器內有記憶功能，因此利用觸發(fā)器可以方便地構成寄存器。由于一個觸發(fā)器能夠存儲一位二進制碼，所以把n 個觸發(fā)器的時鐘端口連接起來就能構成一個存儲n 位二進制碼的寄存器。區(qū)別：從寄存數(shù)據(jù)的角度來年，寄存器和鎖存器的功能是

60、相同的，它們的區(qū)別在于寄存器是同步時鐘控制，而鎖存器是電位信號控制。可見，寄存器和鎖存器具有不同的應用場合，取決于控制方式以及控制信號和數(shù)據(jù)信號之間的時間關系：若數(shù)據(jù)信號有效一定滯后于控制信號有效，則只能使用鎖存器；若數(shù)據(jù)信號提前于控制信號到達并且要求同步操作，則可用寄存器來存放數(shù)據(jù)51、D 觸發(fā)器和 D 鎖存器的區(qū)別D 觸發(fā)器是指由時鐘邊沿觸發(fā)的存儲器單元，鎖存器指一個由信號而不是時 鐘控制的電平敏感的設備。鎖存器通過鎖存信號控制，不鎖存數(shù)據(jù)時，輸出端的信號隨輸入信號變化，就像信號通過緩沖器一樣，一旦鎖存信號起鎖存作用，則數(shù)據(jù)被鎖住，輸入信號不起作用。52、有源濾波器和無源濾波器的原理及區(qū)別濾波器是一種對信號的頻率具有選擇性的電路，其功能就是使特定頻率范圍內的信號通過，而組織其它頻率信號通過。其原理就是當不同頻率的信號通過該電路時，具有不同的幅度衰減，通帶內的信號衰減很小，而阻帶內的信號衰減很 大。若濾波電路僅由無源元件(電阻、電容、電感)組成，則稱為無源濾波器；若濾波電路不僅由無源元件，還有有源元件(雙極型管、單極性管、集成運放)組成， 則稱為有源濾波器。其區(qū)別主要體現(xiàn)在以下幾個方面：(1) 有源濾波器是電子的，無源濾波器是機械的。(2) 有源濾