基于FPGA的汽車信號(hào)燈

1、基于基于FPGA的汽車信號(hào)燈的汽車信號(hào)燈控制器設(shè)計(jì)控制器設(shè)計(jì)小組成員谷良 顧冰 張文禮 李婷 對(duì)于汽車來說，信號(hào)燈就是它與其它車輛互相交流的工具。因此，利用信號(hào)燈實(shí)時(shí)的對(duì)車輛的各種操作進(jìn)行預(yù)告，就可以避免很多不必要的事故。 本項(xiàng)目就是要利用FPGA來實(shí)現(xiàn)信號(hào)燈控制器的基本功能（左轉(zhuǎn)向，右轉(zhuǎn)向，剎車等）、信號(hào)燈的故障檢測(cè)功能和?？坑?jì)時(shí)的功能。項(xiàng) 目 做 什 么項(xiàng) 目 做 什 么 雖然關(guān)于汽車信號(hào)燈控制器的設(shè)計(jì)已經(jīng)有很多不同的版本，像利用純粹的模擬電路、成本較低的單片機(jī)等等。但是現(xiàn)在的控制電路不僅僅是成本問題，純粹的模擬電路雖然實(shí)時(shí)性好，但是穩(wěn)定性差，而且功能也很單一。成本較低的單片機(jī)盡管可以彌補(bǔ)

2、部分的不足，但在處理復(fù)雜的問題方面還是不盡如人意。為 什 么 要 做 這 個(gè) 項(xiàng) 目 首先，F(xiàn)PGA比起單片機(jī)來運(yùn)行速度加快，因?yàn)樗鼉?nèi)部的集成鎖項(xiàng)環(huán)可以將外部的時(shí)鐘倍頻，可以使頻率達(dá)到上百兆。 其次，F(xiàn)PGA的管腳多，可以設(shè)計(jì)復(fù)雜的系統(tǒng)，單片機(jī)要想得到更多的I/O管腳，就必須以犧牲速度為代價(jià)，這樣實(shí)時(shí)性就比較差了。 最后，單片機(jī)的內(nèi)部程序是串行執(zhí)行的，而FPGA是并行執(zhí)行的，因此擁有更高的效率。為 什 么 要 做 這 個(gè) 項(xiàng) 目 總上所述，利用FPGA來實(shí)現(xiàn)汽車信號(hào)燈的控制可以使功能更加完善，而且處理速度也會(huì)更高。在未來的優(yōu)化中，也可以很方便的在現(xiàn)有的設(shè)計(jì)中修改或增加功能。而且做這個(gè)項(xiàng)目可以讓

3、我們更加深刻的認(rèn)識(shí)FPGA，熟練使用Verilog HDL語言來進(jìn)行硬件方面的程序設(shè)計(jì)。為 什 么 要 做 這 個(gè) 項(xiàng) 目 我們的小組成員有四名，準(zhǔn)備采用并行的方式來完成整個(gè)設(shè)計(jì)。 汽車上的信號(hào)燈有： 轉(zhuǎn)向燈(左頭燈、右頭燈、左尾燈、右尾燈、儀表盤上的二個(gè)指示燈) 及夜間示寬燈等。當(dāng)汽車轉(zhuǎn)彎、剎車、?？繒r(shí)， 轉(zhuǎn)向燈發(fā)出不同的信號(hào)； 夜間則點(diǎn)亮示寬燈。如 何 做 這 個(gè) 項(xiàng) 目控制系統(tǒng)開關(guān)操作與燈光信號(hào)對(duì)應(yīng)關(guān)系如下： (1) 左/右轉(zhuǎn)彎(合上左/右轉(zhuǎn)彎開關(guān))：儀表板左/右轉(zhuǎn)彎燈、左/右頭燈、左/右尾燈閃爍。 (2) 緊急開關(guān)合上：所有燈閃爍。 (3) 剎車(合上剎車開關(guān))：左右尾燈亮。 (4)

4、左/右轉(zhuǎn)彎剎車：儀表板左/右轉(zhuǎn)彎燈、左/右頭燈、左/右尾燈閃爍，右/左尾燈亮。如 何 做 這 個(gè) 項(xiàng) 目 (5) 剎車、合上緊急開關(guān)：尾燈亮、儀表板燈、頭燈閃爍。 (6) 左/右轉(zhuǎn)彎剎車并合上緊急開關(guān)：右/左尾燈亮，其余燈閃爍。 (7) ?？?合上?？块_關(guān))：頭燈、尾燈閃爍。 (8) 夜間（合上示寬開關(guān)）：左/右示寬燈亮。 (9）復(fù)位開關(guān)：所有燈滅。如 何 做 這 個(gè) 項(xiàng) 目 對(duì)于上述的九個(gè)功能，我們打算利用先拆分再綜合的方法來實(shí)現(xiàn)，就是先把每個(gè)功能的程序設(shè)計(jì)出來進(jìn)行仿真，等到全部通過后再分析程序進(jìn)行綜合，去掉冗余的代碼。 具體的分工方面，我們打算采取集體研究模塊分工設(shè)計(jì)集體仿真驗(yàn)證的順序來完成。首先是準(zhǔn)備資料，每個(gè)人都如 何 做 這 個(gè) 項(xiàng) 目 對(duì)這個(gè)項(xiàng)目進(jìn)行研究分析，然后查閱資料， 每個(gè)人都拿出自己的一套設(shè)計(jì)方案，大家一起討論研究，在此期間多練習(xí)和使用Verilog編程，在確定了總體的設(shè)計(jì)方案后再進(jìn)行分工，具體到每個(gè)人要完成的子模塊。這個(gè)階段結(jié)束后，將得到的子模塊分別進(jìn)行仿真調(diào)試，這個(gè)時(shí)候大家可以相互對(duì)這些程序進(jìn)行深入的交流，把相似的地方提煉出來為下一步的化簡做準(zhǔn)備。如 何 做 這 個(gè) 項(xiàng) 目 首先是方案的設(shè)計(jì)，因?yàn)橐瓿梢粋€(gè)電路的方案往往是多種多樣，各個(gè)模塊的方案也不會(huì)唯一，因此如何能找到一個(gè)既節(jié)省硬件資源，又可靠穩(wěn)定的方