EDA課設 競賽搶答器

1、 課程設計課程名稱： EDA技術與FPGA應用設計 課設題目： 競賽搶答器 實驗地點： 電機館跨越機房 專業(yè)班級： 電信1201班 學 號： 2012001422 學生姓名： 指導教師： 張文愛 2015 年 7 月 4 日基于VHDL的競賽搶答器 一、 搶答器系統(tǒng)設計要求 一臺功能完善的智能搶答器，必須能夠準確判斷出第一位搶答者，并且通過數(shù)顯、蜂鳴這些途徑能讓人們很容易得知誰是搶答成功者，并設置一定的回答限制時間，讓搶答者在規(guī)定時間內答題，主持人根據答題結果實行增減分的操作，并將分數(shù)顯示在屏幕上。所以我們在設計智能搶答器的模塊需要滿足鑒別、計時、計分、數(shù)顯等功能，具體設計要求如下： （1）搶

2、答器可容納四組選手，并為每組選手設置一個按鈕供搶答者使用；為主持人設置一個控制按鈕，用來控制系統(tǒng)清零（組別顯示數(shù)碼管滅燈）和搶答開始； （2）電路具有對第一搶答信號的鎖存、鑒別等功能。在主持人將系統(tǒng)復位并發(fā)出搶答指令后，提示搶答開始，計時顯示器顯示初始時間并開始倒計時，若參賽選手按下?lián)尨鸢粹o，則該組別的信號立即被鎖存，并在組別顯示器上顯示該組別，同時揚聲器也給出音響提示，此時，電路具備自鎖功能，使其他搶答按鈕不起作用。 （3）如果無人搶答，計時器倒計時到零，主持人可以按復位鍵，開始新一輪的搶答。 （4）搶答器具有限時搶答的功能，且一次搶答的時間由主持人設定，本搶答時間設定為60秒。當主持人啟動

3、開始鍵后，要求計時器采用倒計時。 （5）參賽選手在設定的時間內搶答，則搶答有效，定時器停止工作，主持人根據搶答結果給出分數(shù)，并由數(shù)碼管顯示選手的組別、搶答分數(shù)，并一直保持到主持人將系統(tǒng)清零為止。二、系統(tǒng)總體設計思想 本設計為四路智能搶答器，所以這種搶答器要求有四路不同組別的搶答輸入信號，并能識別最先搶答的信號，直觀地通過數(shù)顯和蜂鳴等方式顯示出組別；對回答問題所用的時間進行計時、顯示、超時報警、預置答題時間，同時該系統(tǒng)還應有復位、倒計時啟動功能。搶答過程：主持人按下系統(tǒng)復位鍵（RST），系統(tǒng)進入搶答狀態(tài)，計時模塊輸出初始信號給數(shù)碼顯示模塊并顯示出初始值。當某參賽組搶先將搶答鍵按下時，系統(tǒng)將其余三

4、路搶答信號封鎖，同時揚聲器發(fā)出聲音提示，組別顯示模塊送出信號給數(shù)碼顯示模塊，從而顯示出該搶答成功組臺號，并一直保持到下一輪主持人將系統(tǒng)清零為止。主持人對搶答結果進行確認，隨后，計時模塊送出倒計時計數(shù)允許信號，開始回答問題，計時顯示器則從初始值開始以計時，在規(guī)定的時間內根據答題的正誤來確定加分或減分，并通過數(shù)碼顯示模塊將成績顯示出來。計時至0時，停止計時，揚聲器發(fā)出超時報警信號，以中止未回答完問題。當主持人給出倒計時停止信號時，揚聲器停止鳴叫。若參賽者在規(guī)定時間內回答完為題，主持人可給出倒計時計數(shù)停止信號，以免揚聲器鳴叫。主持人按下復位鍵，即RST為高電平有效狀態(tài)，清除前一次的搶答組別，又可開始

5、新的一輪的搶答。此搶答器的設計中采用自頂向下的設計思路，運用VHDL硬件描述語言對各個模塊進行層次化、系統(tǒng)化的描述，并且先設計一個頂層文件，再把各個模塊連接起來。 圖3-1系統(tǒng)的總體框圖三、子模塊的設計思想和實現(xiàn) 根據對搶答器的功能要求，把要設計的系統(tǒng)劃分為五個功能模塊：搶答信號鑒別模塊、計時模塊、計分模塊、數(shù)碼顯示模塊和揚聲器控制電路，具體的說，顯示模塊又包含最先搶答的組別顯示電路、計時值顯示電路和計分顯示電路?！?】3.1 鑒別模塊的設計與實現(xiàn)搶答鑒別模塊用來準確直觀地判斷A、B、C、D四組搶答者誰最先按下按鈕,并為顯示端送出信號，通過數(shù)顯和蜂鳴等途徑使觀眾能夠清楚地知道是哪一組搶答成功，

6、是整個系統(tǒng)的核心部分。同時組別顯示端為下一模塊輸入信號，以方便主持人為該組搶答成功者進行加減分的操作。 搶答鑒別模塊的元件圖如下圖所示： 圖3-2 鑒別模塊元件框圖 引腳作用：輸入信號：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號INI。輸出信號： 各組的搶答按鈕顯示端A1、B1、C1、D1，組別顯示端G3.0。原理：第一個按下鍵的小組，搶答信號判定電路LOCK通過緩沖輸出信號的反饋將本參賽組搶先按下按鍵的信號鎖存，并且以異步清零的方式將其他參賽組的鎖存器清零，組別顯示、計時和計分會保存到主持人對系統(tǒng)進行清零操作時為止。當INI=1時系統(tǒng)復位，使組別顯示信號G=0000，各組的指示燈信號A1=0

7、，B1=0，C1=0，D1=0；當INI=0，即低電平有效，使其進入搶答鑒別狀態(tài)，到CLK的上升沿到來時，以A組搶答成功為例，當輸入信號為A=1，B=0，C=0，D=0，輸出信號G=1000，A1=1，即為鑒別出A組搶答成功，同時屏蔽其他組的輸入信號，以免發(fā)生錯誤。同理其他組別搶答成功也是這樣的鑒別過程。【9】備注：理論上來說，A、B、C、D四組搶答，應該有從00001111等16種可能情況，但是由于時鐘信號的頻率很高而且是在時鐘信號上升沿的狀況下才做出的鑒別，所以在這里兩組以上同時搶答成功的可能性非常小，因此可以只設計四種情況，即A、B、C、D分別為1000、0100、0010、0001，這

8、大大簡化了電路的設計復雜性。 其用VHDL語言進行編程的流程圖如下圖所示： 圖3-3 搶答鑒別模塊的流程圖3.2 計時模塊的設計與實現(xiàn)當搶答鑒別模塊成功判別出最先按下?lián)尨鸢粹o的參賽組后，在成功鑒別出哪組最先搶答后，主持人按下計時信號，則進入計時狀態(tài)。計時模塊可分作兩部分：（1）預置數(shù)；（2）60秒倒計時。60秒時間用兩個數(shù)碼管QA，QB顯示，其中QA表示60秒的個位，QB表示60秒的十位。計時模塊開始工作從預置初始值開始以秒計時，計時至0秒時停止，時間耗盡時，揚聲器會發(fā)出超時報警信號，以中止答題。 圖3-4 計時模塊的元件圖該系統(tǒng)輸入信號有：系統(tǒng)清零信號CLR，計時預置控制端LDN，計時使能端

9、EN，系統(tǒng)時鐘信號CLK，計時預置數(shù)據調整按鈕TA、TB。系統(tǒng)輸出信號有：倒計時輸出端QA3.0、QB3.0。當清零信號CLR=1時，模塊輸出信號QA=0000 ，QB=0000。當預置數(shù)控制信號LDN=1可通過TA來調整QA，TA來一次高電平，則QA的數(shù)值就加1；用TB來調整QB，通過這兩個調整信號可調整參賽者答題所需要的時間。在CLR=0，LDN=0,EN=1時，通過時鐘信號CLK的上升沿來進行60秒到計時。 3.3 譯碼顯示模塊的設計與實現(xiàn)該模塊實際上是一個譯碼器，作用是用來顯示組別，時間和成績，其主要原理是四位二進制BCD編碼轉換成七段二進制數(shù)字，以阿拉伯數(shù)字的形式輸出在數(shù)碼管上，使觀

10、眾能夠更直觀的看到結果。3.4 搶答器的系統(tǒng)實現(xiàn)單獨模塊只有彼此聯(lián)系起來構成一個完整的系統(tǒng)，才能實現(xiàn)其功能，這個過程有兩種實現(xiàn)方法：元件例化。也是用編程的方式將它們各個程序、信號、輸入輸出之間的關系用VHDL語言來敘述清楚，還關系到程序的調用問題，需要設計者思路清晰，設計合理；元器件圖示連線。這種連線方法思路清晰可見，而且用的時候很簡單方便，出現(xiàn)錯誤也很好檢查。在設計中選擇的是這種方法。通過總的頂層元件圖可以很清晰的看到模塊連接的原理。圖3-8 頂層元件圖四、課程程序1、搶答鑒別模塊VHDL程序（QDJB.VHD）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.AL

11、L; ENTITY QDJB IS PORT (CLR: IN STD_LOGIC; CLK: IN STD_LOGIC; A, B, C, D: IN STD_LOGIC; A1, B1, C1, D1: OUT STD_LOGIC; G: OUT STD_LOGIC_VECTOR (3 DOWNTO 0); END QDJB; ARCHITECTURE ART OF QDJB IS CONSTANT W1: STD_LOGIC_VECTOR:="0001" CONSTANT W2: STD_LOGIC_VECTOR:="0010" CONSTANT

12、W3: STD_LOGIC_VECTOR:="0100" CONSTANT W4: STD_LOGIC_VECTOR:="1000" BEGIN PROCESS (CLR, A, B, C, D) BEGINIF CLR='1' THEN G<="0000" ELSIF (A='1'AND B='0'AND C='0'AND D='0') THEN A1<='1' B1<='0' C1<='0

13、' D1<='0' G<=W1; ELSIF (A='0'AND B='1'AND C='0'AND D='0') THEN A1<='0' B1<='1' C1<='0' D1<='0' G<=W2; ELSIF (A='0'AND B='0'AND C='1'AND D='0') THEN A1<='0' B1 &

14、lt;='0' C1<='1' D1<='0' G<=W3; ELSIF (A='0'AND B='0'AND C='0'AND D='1') THEN A1<='0' B1 <='0' C1<='0' D1<='1' G<=W4; END IF; END PROCESS; END ART;2、 搶答計時模塊VHDL程序（JSQ.VHD）LIBRARY IEEE; USE

15、IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JSQ IS PORT (CLR, LDN, EN, CLK: IN STD_LOGIC; TA, TB: IN STD_LOGIC; QA: OUT STD_LOGIC_VECTOR (3 DOWNTO 0); QB: OUT STD_LOGIC_VECTOR (3 DOWNTO 0); END JSQ; ARCHITECTURE ART OF JSQ IS SIGNAL DA: STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL DB:

16、STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN PROCESS (TA,TB,CLR) BEGIN IF CLR='1' THEN DA<="0000" DB<="0000" ELSE IF TA='1' THEN ; DA<=DA+"0001" ; END IF; IF TB='1' THEN DB<=DB+"0001" END IF; END IF; END PROCESS; PROCESS (CLK) VARIA

17、BLE TMPA: STD_LOGIC_VECTOR (3 DOWNTO 0); VARIABLE TMPB: STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN IF CLR='1' THEN TMPA:="0000" TMPB:="0110" ELSIF CLK'EVENT AND CLK='1' THEN IF LDN='1' THEN TMPA:=DA;TMPB:=DB; ELSIF EN='1' THEN IF TMPA="0000"

18、; THEN TMPA:="1001" IF TMPB="0000" THEN TMPB:="0110" ELSE TMPB:=TMPB-"0001" END IF; ELSE TMPA:=TMPA-"0001" END IF; END IF; END IF; QA<=TMPA; QB<=TMPB; END PROCESS; END ART；3、譯碼器VHDL程序（YMQ.VHD）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.

19、STD_LOGIC_UNSIGNED.ALL; ENTITY YMQ IS PORT (AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT7: OUT STD_LOGIC_VECTOR (6 DOWNTO 0); END YMQ; ARCHITECTURE ART OF YMQ ISBEGIN PROCESS (AIN4) BEGIN CASE AIN4 IS WHEN "0000"=>DOUT7<="0111111" -0 WHEN "0001"=>DOUT7<="

20、;0000110" -1 WHEN "0010"=>DOUT7<="1011011" -2 WHEN "0011"=>DOUT7<="1001111" -3 WHEN "0100"=>DOUT7<="1100110" -4 WHEN "0101"=>DOUT7<="1101101" -5 WHEN "0110"=>DOUT7<="1111

21、101" -6 WHEN "0111"=>DOUT7<="0000111" -7 WHEN "1000"=>DOUT7<="1111111" -8 WHEN "1001"=>DOUT7<="1101111" -9 WHEN OTHERS=>DOUT7<="0000000" END CASE; END PROCESS; END ART;五、 搶答器子模塊的仿真驗證及結果本課程設計在滿足課設要求，另外還

22、有可以對倒計時時間進行調整，這是課程設計自己加的東西。電路圖引腳分配綜合分析完成下載完成實物結果 （圖中為第一個人搶答成功，53為時間，中間為二進制加分led燈）5.1鑒別模塊的仿真驗證 進行編譯，綜合，仿真，時序圖如下：圖5-1鑒別模塊的仿真時序引腳作用： 系統(tǒng)輸入信號：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號CLR，CLK時鐘信號。 系統(tǒng)的輸出信號： 各組的搶答按鈕顯示端A1、B1、C1、D1，組別顯示端控制信號G3.0。仿真分析： 當鑒別模塊的清零信號CLR為高電平時，無論A、B、C、D四組參賽者誰按下?lián)尨鸢粹o，系統(tǒng)輸出均為零，同時組別顯示端G輸出信號也顯示為零；當清零信號CLR為低電

23、平時，A、B、C、D四組參賽者誰先按下?lián)尨鸢粹o，組別顯示端就顯示該組別的號碼。假如C組按下?lián)尨鸢粹o時，組別輸出為0010，同時C組的顯示燈被點亮。仿真圖上顯示的為A先搶答，因為在0-1.28微秒之間A、C雖然都按搶答鍵，但CLR為有效狀態(tài)，所以在此時間段內的搶答無效。5.2計時模塊的仿真驗證進行編譯，綜合，仿真，時序圖如下： 圖5-2 計時模塊的仿真時序圖引腳作用： 系統(tǒng)輸入信號：系統(tǒng)清零信號CLR，計時預置控制端LDN，計時使能端EN，系統(tǒng)時鐘信號CLK，計時預置數(shù)據調整按鈕TA、TB。系統(tǒng)輸出信號：倒計時輸出端QA3.0、QB3.0。 仿真分析：當系統(tǒng)清零信號CLR=1時，計時器的時鐘信號

24、回到計時預置倒計時起始狀態(tài)，此時倒計時輸出端QA=0000,QB=0000.當計時使能端EN=0，計時預置控制端LDN=1時，通過計時預置數(shù)據調整按鈕TA、TB進行預制數(shù)，并且通過TA,TB來調整QA,QB即當TA=1時，則QA的數(shù)值加1，當TB=1時，則QB的數(shù)值也加1。當計時使能端EN=1，系統(tǒng)清零信號CLR=0，并且計時預置控制端LDN=0時，通過時鐘信號上升沿CLK來進行60秒倒計時。5.3數(shù)顯模塊的仿真驗證 進行編譯，綜合，仿真，時序圖如下： 圖5-3數(shù)顯模塊的仿真時序圖引腳作用： 輸入信號：AIN4； 輸出信號：DOUT7。仿真分析： 當AIN4= "0000" ， DOUT7輸出"1111110",此時數(shù)碼管顯示0； 當AIN4= "0001" ， DOUT7輸出"0110000",此時數(shù)碼管顯示1； 當AIN4= "001