比較器+全加器

1、REVIEW OF LAST CLASS譯碼器編碼器三態(tài)器件多路復(fù)用器奇偶校驗(yàn)器比較器加減器 標(biāo)準(zhǔn)標(biāo)準(zhǔn)MSI多路復(fù)用器多路復(fù)用器 74x151、 74x153、74x157 擴(kuò)展多路復(fù)用器擴(kuò)展多路復(fù)用器 利用多路復(fù)用器實(shí)現(xiàn)邏輯函數(shù)利用多路復(fù)用器實(shí)現(xiàn)邏輯函數(shù) 多路分配器多路分配器 利用帶使能端的譯碼器利用帶使能端的譯碼器 使能端作為數(shù)據(jù)輸入端使能端作為數(shù)據(jù)輸入端REVIEW OF LAST CLASS譯碼器編碼器三態(tài)器件多路復(fù)用器奇偶校驗(yàn)器比較器加減器 奇校驗(yàn)：輸入有奇數(shù)個(gè)奇校驗(yàn)：輸入有奇數(shù)個(gè)1，輸出為，輸出為1 偶校驗(yàn)：輸入有偶數(shù)個(gè)偶校驗(yàn)：輸入有偶數(shù)個(gè)1，輸出為，輸出為1 利用異或運(yùn)算實(shí)現(xiàn)利用

2、異或運(yùn)算實(shí)現(xiàn) 9位奇偶發(fā)生器位奇偶發(fā)生器74x280 奇偶校驗(yàn)的應(yīng)用奇偶校驗(yàn)的應(yīng)用 檢測(cè)代碼在傳輸和存儲(chǔ)檢測(cè)代碼在傳輸和存儲(chǔ) 過程中是否出現(xiàn)差錯(cuò)。過程中是否出現(xiàn)差錯(cuò)。5.8.2 奇偶校驗(yàn)電路什么是奇偶校驗(yàn)?奇偶校驗(yàn)位+一組信號(hào)位基本定理：基本概念：使所有的1加起來為偶數(shù)或奇數(shù),來檢測(cè)系統(tǒng)的方法稱為奇偶校驗(yàn)法。A0 A1 An = 1 變量為變量為1的個(gè)數(shù)是奇數(shù)的個(gè)數(shù)是奇數(shù)0 變量為變量為1的個(gè)數(shù)是偶數(shù)的個(gè)數(shù)是偶數(shù)奇校驗(yàn)電路（奇校驗(yàn)電路（odd-parity circuit）如果輸入有奇數(shù)個(gè)如果輸入有奇數(shù)個(gè)1，則輸出為，則輸出為1。偶校驗(yàn)電路（偶校驗(yàn)電路（even-parity circuit）

3、如果輸入有偶數(shù)個(gè)如果輸入有偶數(shù)個(gè)1，則輸出為，則輸出為1。I1I2I3I4INODD菊花鏈?zhǔn)竭B接菊花鏈?zhǔn)竭B接I1I2I3I4IMINODD樹狀連接樹狀連接奇校驗(yàn)電路的輸出反相就得到偶校驗(yàn)電路奇校驗(yàn)電路的輸出反相就得到偶校驗(yàn)電路9 9位奇偶校驗(yàn)發(fā)生器位奇偶校驗(yàn)發(fā)生器74x28074x280（P291 P291 圖圖5 57575）ABCDEFGHIEVENODD74x280偶數(shù)個(gè)1時(shí)輸出為1奇數(shù)個(gè)1時(shí)輸出為1Answer key of Home work P515- 6.666.66 Show how to realize the 4-input, 18-bit multiplexer with

4、 the functionality of Table 6-46 using 9 74x153s and a “code converter” with inputs S2S0 and outputs C1,C0 such that C1,C0 = 0011 when S2S0 selects A-B-D-C, respectively. 0001001100100001C1C01D02D0123917D018D03D04D05D06D01Y2Y3Y4Y5Y6Y17Y18YS2S1S0code converterC1C0BA6.67 Design a 3-input, 2-output com

5、binational circuit that performs the code conversion specified in the previous exercise, using discrete gates. Answer key of Home work P515- 6.67S2S1S0code converterC1C00001001100100001C1C0USE karnaugh map !6.9 Comparators（比較器）（比較器）6.10 Adders, Subtractors, and ALUs(加減器和算術(shù)邏輯單元加減器和算術(shù)邏輯單元)6.9 comparat

6、or（比較器）（比較器）(P458)比較2個(gè)二進(jìn)制數(shù)值并指示其是否相等的電路等值比較器：檢驗(yàn)數(shù)值是否相等數(shù)值比較器：比較數(shù)值的大?。?=,B（A=1, B=0）則）則 AB=1 可作為輸出信號(hào)可作為輸出信號(hào) AB3)LT = EQ GT = ( EQ + GT )或或 (A3 = B3) (A2 = B2) (A1B1)或或 (A3 = B3)(A2 = B2)(A1 = B1) (A0B0)或或 (A3 = B3) (A2B2)A3 B3A2 B2A1 B1A0 B0 +輸出高有效輸出高有效!74x856.9.4 Standard MSI Comparatorsthe 74x85 4-bit

7、 comparator A0A1A2A3ALTBINAEQBINAGTBIN級(jí)聯(lián)輸入，用于擴(kuò)展級(jí)聯(lián)輸入，用于擴(kuò)展ALTBOUT = (AB高位高位A高位高位=B高位高位 & A低位低位B低位低位ABAEQBOUT = (A=B)AEQBINAGTBOUT = (AB) + (A=B)AGTBIN74X85Serial Expanding Comparators(比較器的串行擴(kuò)展)XD11:0YD11:03:07:411:8XY+5VABIABOA0A3B0B374x85ABIABOA0A3B0B374x85ABIABOA0A3B0B374x853 3片片74x8574x85構(gòu)成構(gòu)成12

8、12位比較器位比較器低位低位高位高位Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )8-bit comparator 74x682 (P463)P0P1P2P3P4P5P6P78-bit comparator 74x682(P463)(P463)問題問題1：怎樣用輸出來表示下列條件？：怎樣用輸出來表示下列條件？ DIFF高電平有效：高電平有效：P DIFF Q EQ高電平有效：高電平有效：P EQ Q GE高電平有效：高電平有效：P GE Q LT高電平有效：高電平有效：P LT Q （P463 Figure 6-80）

9、GELT問題問題2：能否擴(kuò)展：能否擴(kuò)展？注意：沒有級(jí)聯(lián)輸入端注意：沒有級(jí)聯(lián)輸入端3 3片片74x68274x682構(gòu)成構(gòu)成2424位比較器位比較器P0P7 P=QQ0Q7 PQP0P7 P=QQ0Q7 PQP0P7 P=QQ0Q7 PQ7:015:823:16P23:0Q23:0PEQQPGTQParalel Expanding Comparators(比較器的并行擴(kuò)展)6.10 Adders, Subtractors, and ALUs (加減器和算術(shù)邏輯單元加減器和算術(shù)邏輯單元) (P471)6.10.1 half adders and full adders 半加器和半加器和 全加器全加

10、器 (P474)(P474)概念：能對(duì)兩個(gè)概念：能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。概念：能對(duì)兩個(gè)概念：能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)個(gè)1位二進(jìn)位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。 SCOXYCIS = X Y CIXY00100111CIXY00 01 11 1001COXCICO = + +YCI= XY + (X+Y)CI0 0 0 0 00 0 1 0 10 1 0 0 1

11、0 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1CI X YSCO全加器真值表全加器真值表6.10.2 Ripple Adders串行進(jìn)位加法器串行進(jìn)位加法器缺點(diǎn)：運(yùn)算速度慢，有較大的傳輸延遲缺點(diǎn)：運(yùn)算速度慢，有較大的傳輸延遲tADD = tXYCout + (n-2)*tCinCout + tCinSX YCI COSX YCI COSX YCI COSX YCI COSC1C2C3C4C0S0S1S2S3X0 Y0X1 Y1X2 Y2X3 Y3=0回顧：串行比較器回顧：串行比較器 提高速度：并行加法器提高速度：并行加法器X YCI COSX YCI

12、 COSX YCI COSX YCI COSC1C2C3C4C0S0S1S2S3X0 Y0X1 Y1X2 Y2X3 Y3X YCMPEQI EQOX0Y0X1Y1XN-1YN-1EQ1EQ2EQNEQN-11X YCMPEQI EQOX YCMPEQI EQO串行比較器串行比較器串行加法器串行加法器主主 輸輸 入入主主 輸輸 出出邊界邊界輸入輸入邊界邊界輸出輸出級(jí)聯(lián)輸出級(jí)聯(lián)輸出迭代電路（iterative circuit）IterativeIterative：重復(fù)的：重復(fù)的, , 反復(fù)的反復(fù)的, , 數(shù)數(shù) 迭代的迭代的PICI COPOPICI COPOPICI COPOC0C1C2CnPO0

13、PO1POn-1主主 輸輸 出出PI0PI1PIn-1主主 輸輸 入入邊邊界界輸輸入入邊邊界界輸輸出出級(jí)聯(lián)輸出級(jí)聯(lián)輸出P297一位全加器：一位全加器：S = X Y CiCi+1 = XY + (X+Y)Ci6.10.4 Carry Lookahead Adders并行進(jìn)位加法器并行進(jìn)位加法器超前進(jìn)位法超前進(jìn)位法：第：第 i i 位的進(jìn)位輸入信號(hào)位的進(jìn)位輸入信號(hào)可以由該位以前的各位狀態(tài)決定?？梢杂稍撐灰郧暗母魑粻顟B(tài)決定。Ci+1 = (XiYi) + (Xi+Yi) Ci= Gi + Pi Ci進(jìn)位產(chǎn)生信號(hào)進(jìn)位產(chǎn)生信號(hào)進(jìn)位傳遞信號(hào)進(jìn)位傳遞信號(hào)0 0 0 0 00 0 1 0 10 1 0 0

14、10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1CiX YSCi+1全加器真值表全加器真值表6.10.4 Carry Lookahead Adders并行進(jìn)位加法器并行進(jìn)位加法器Ci+1 = (XiYi) + (Xi+Yi) Ci= Gi + Pi Ci進(jìn)位產(chǎn)生信號(hào)進(jìn)位產(chǎn)生信號(hào)進(jìn)位傳遞信號(hào)進(jìn)位傳遞信號(hào)6.10.5 MSI Adders(P479 )6.10.6 MSI Arithmetic and Logic Units (ALU, MSI 算術(shù)邏輯單元)Perform any of a number of different arithmetic

15、and logical operations on a pair of b-bit operands.( (對(duì)對(duì)2 2個(gè)個(gè)b b位的操作數(shù)進(jìn)行若干不同的算術(shù)和邏輯運(yùn)算位的操作數(shù)進(jìn)行若干不同的算術(shù)和邏輯運(yùn)算) )S0S3MCINA0A3B0B3GPF0F3COUTA=B74x181輸入數(shù)據(jù)輸入數(shù)據(jù)輸出數(shù)據(jù)輸出數(shù)據(jù)0 0算術(shù)算術(shù)/1 1邏輯邏輯選擇特定操作選擇特定操作P483 Table 6-70P483 Table 6-7074x181 (P483)2 examples of 74x148.Answer key of homework6.52 Draw the logic diagram for

16、 a circuit that uses the 74x148 to resolve priority among eight active-high inputs, I0I7, where I7 has the highest priority. The circuit should produce active-high address outputs A2A0 to indicate the number of the highest-priority asserted input. If no input is asserted, then A2A0 should be 111 and

17、 an IDLE output should be asserted. You may use discrete gates in addition to the 148. Be sure to name all signals with the proper active levels. 設(shè)計(jì)判定優(yōu)先級(jí)電路：設(shè)計(jì)判定優(yōu)先級(jí)電路：（利用（利用74x148 74x148 ） 8個(gè)輸入個(gè)輸入I0I7高電平有效，高電平有效，I7優(yōu)先級(jí)最高優(yōu)先級(jí)最高 地址輸出地址輸出A2A0，高電平有效，高電平有效 如果沒有輸入有效，如果沒有輸入有效，輸出輸出為為000且輸出且輸出IDLE=1有效有效I7I0A2A1

18、A0IDLEA2A1A0GSEOEII7I074x148若沒有輸入有效，地址輸出為沒有輸入有效，地址輸出為111且輸出且輸出IDLE=1有有效效,電路需變化電路需變化.見下頁見下頁!設(shè)計(jì)判定優(yōu)先級(jí)電路：設(shè)計(jì)判定優(yōu)先級(jí)電路：（利用（利用74x148 74x148 ） 8個(gè)輸入個(gè)輸入I0I7高電平有效，高電平有效，I7優(yōu)先級(jí)最高優(yōu)先級(jí)最高 地址輸出地址輸出A2A0，高電平有效，高電平有效 如果沒有輸入有效，如果沒有輸入有效，地址輸出地址輸出為為111且輸出且輸出IDLE=1有效有效I7I0A2A1A0GSEOEII7I074x148P514 6.52A2A1A0IDLEAnswer key of homework6.53 Draw the logic diagram for a circuit that resolves priority among eight