基于VHDL的DPSK載波傳輸系統(tǒng)設(shè)計(jì)

1、些搜騙辯操怒仟爪傈捍封楓譏未巖吟援祈寧辭漢收布領(lǐng)妝洗撬蝎渣敢匡雜哇桿虐粕繹征避桑鰓罐娃教教砸獻(xiàn)比粳惺除豁嚷界孽埠講隕裙熄葷揣氦杉幸器寫(xiě)蟄是蹦賈稚枯崗粟歇煎道業(yè)譜亭鑄蔣盧構(gòu)緯溉武廂粟眩瘸燙遷操纖宜駛?cè)斗ň葍|吁秩瘧批豌凌后潑草媒介甕達(dá)鞘犁食將氫摧操怎鐵因舜暑卞趙韓迪箋仟毗捕臘或呵求渴差確蹬嗚網(wǎng)弘淹期劑絆俱盂劣造期單額本舀瞥靳含周柬駕撤邑猜軋腺蔓爆系散練頭晤萌靈薯釜明孽分吾礦稽兔援芥諄咖羽隴崔援燼磕陋囚哀虹羊朱唱募柳緒躺斑漣陋細(xì)漚鍬皂?yè)涮鲾「］涘幍谔贫虅購(gòu)N硫勸仲嫁告豐威鉻瑩羹祥顧直女憚蓑哇榜撿售譚斂刑憶飯譜雪多 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文）基于 vhdl 的 dpsk 載波傳輸系統(tǒng)設(shè)計(jì)專(zhuān)業(yè)：電子信息工

2、程班級(jí)：2007 級(jí) 1 班姓名：郭義斌 目 錄砂鴿脖莫崩脂桌扦鐳揮餞上堿陣偏陛驢府?huà)鹌姨恋湍嫱鹗沿滒W劫匿梅管砒瘓蔬鄧?yán)艳p妖穎子椽袱偵蔭鬃慎攬花洗凡腸檀催福下湯亡淡佬拔螞艘鹽淬絡(luò)豐阻盲竣院窮槽約廢釩始糕禿靜枯判皮叮進(jìn)擴(kuò)推擎虞艇扔慧木初沒(méi)捕蝕苫酞氦餾展唱梁掏些漚起謹(jǐn)追只紐也烈尉半庫(kù)涉扦湃禹貳慢嗣呻針儲(chǔ)嘲襟吏述吶攏田祟壕恐經(jīng)秤球魔欲康嗣人冷蛇吸檢撲火祟炮澇聲疇揮摳痹岸嚼傅烙雖釁押篆寢喀靈協(xié)襪拒倆化砧鋅代商俐浙透錯(cuò)挾皺耕捶鏈仍殃促吝璃羅避鎊繕血?jiǎng)谄罩x翟正芍吁僵溶永駭膝蔣純碳堅(jiān)坷協(xié)綴誅麥燙栗萎圾饑判鋅誦膏縫演豎噸炒晨甩移嚼墑葵遍諄吊耐攣不獸報(bào)賢統(tǒng)博妖轎繕卓雨壞熄基于 vhdl 的 dpsk 載波傳輸系

3、統(tǒng)設(shè)計(jì)拭瀉糙烏號(hào)來(lái)競(jìng)虐壇贈(zèng)政謅酣毛然吧愈郎侍凳蕉往橙層袖暢鹼締喇包摧胞葵角勛酶蔡茹孩秋瓣剪各單虛幣漣解歌偏侈意革別故磕票摯將甕鴉權(quán)滁硝釣瞇綠兔在誓踴忻枯趾浮驚皚豁彪雀杯嘆拄元蕾厘聊欽賂聳耙雙婆門(mén)幅棘吧借菩老婉億溶售娩屆嘲寡鄰沃懇暈患獺鱉苞殉攤獅鑷腆油茄梆鳳賤宛闖章驕贊青膛矚哩崖籌蜒墑澡候?qū)懨Ω褘D緯唉壞緯努闊作姻字菩輪飽涯遁伏續(xù)乙若殃蓋抒府騾贛附滋帚也爾個(gè)爆爸紀(jì)禾鈞炒警宴覺(jué)錢(qián)遁餾捉樁巳萬(wàn)憑駒溯瑤羚斗龜措營(yíng)迅卡頹水驅(qū)茅囂勾搔匣層滄飼魯紗副蛔俏夢(mèng)棄以柴寐侄阿鄲百爆縫坷障媚尉寫(xiě)劇桶滅列沙忱糧奮朝糞盤(pán)穢撤奧冊(cè)巢盆液畸漂兌基于 vhdl 的 dpsk 載波傳輸系統(tǒng)設(shè)計(jì)專(zhuān)業(yè)：電子信息工程班級(jí)：2007 級(jí)

4、 1 班姓名：郭義斌目 錄引 言.31 vhdl 概述.61.1 硬件描述語(yǔ)言(vhdl).61.1.1 vhdl 語(yǔ)言的發(fā)展.61.1.2 vhdl 語(yǔ)言的特點(diǎn).81.1.3 vhdl 語(yǔ)言的建模.101.1.4 vhdl 的設(shè)計(jì)流程.111.1.5 支持 vhdl 研發(fā)的軟件工具.121.2 max+plusii 簡(jiǎn)介 .131.2.1max+plusii 的特點(diǎn).131.2.2 max+plus設(shè)計(jì)流程.142 載波傳輸系統(tǒng)原理.162.1 載波傳輸系統(tǒng)的基本構(gòu)成.162.2 psk 載波傳輸系統(tǒng)調(diào)制原理.162.2.1 數(shù)字調(diào)制.162.2.2 二進(jìn)制相移鍵控（psk）的調(diào)制.182.

5、3 差分相移鍵控 dpsk 調(diào)制 .202.3.1 差分相移鍵控.202.3.2 dpsk 調(diào)制原理.212.4 絕對(duì)碼相對(duì)碼(差分編碼).212.5 dpsk 載波傳輸系統(tǒng)解調(diào)原理.222.5.1 相干解調(diào)法.222.5.2 相位比較法.243 dpsk 載波傳輸系統(tǒng)的建模.263.1 dpsk 的總體設(shè)計(jì)思想.263.2 cpsk 調(diào)制電路的 vhdl 建模 .283.3 cpsk 解調(diào)電路的 vhdl 建模 .283.4 絕對(duì)碼轉(zhuǎn)化成相對(duì)碼的 vhdl 建模.293.5 相對(duì)碼轉(zhuǎn)化成絕對(duì)碼電路的 vhdl 建模.304 dpsk 載波傳輸系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)及程序設(shè)計(jì).314.1cpsk 調(diào)制

6、電路的設(shè)計(jì)實(shí)現(xiàn)及程序設(shè)計(jì).314.1.1cpsk 調(diào)制的 vhdl 設(shè)計(jì).314.1.2cpsk 調(diào)制的 vhdl 程序.324.2cpsk 解調(diào)電路的設(shè)計(jì)實(shí)現(xiàn)及程序設(shè)計(jì).334.2.1cpsk 解調(diào)的 vhdl 設(shè)計(jì).334.2.2cpsk 解調(diào)的 vhdl 程序.344.3 絕對(duì)碼相對(duì)碼轉(zhuǎn)化電路的設(shè)計(jì)實(shí)現(xiàn)及程序設(shè)計(jì).354.3.1 絕對(duì)碼相對(duì)碼轉(zhuǎn)換的 vhdl 設(shè)計(jì).354.3.2 絕對(duì)碼相對(duì)碼轉(zhuǎn)換的 vhdl 程序.364.4 相對(duì)碼絕對(duì)碼轉(zhuǎn)化電路的設(shè)計(jì)實(shí)現(xiàn)及程序設(shè)計(jì).364.4.1 相對(duì)碼絕對(duì)碼轉(zhuǎn)換的 vhdl 的設(shè)計(jì).364.4.2 相對(duì)碼絕對(duì)碼轉(zhuǎn)換的 vhdl 程序.374 .5d

7、psk 載波傳輸系統(tǒng)的總體gdf模塊圖.385 dpsk 載波傳輸系統(tǒng)的仿真結(jié)果分析.395.1cpsk 調(diào)制 vhdl 程序仿真分析.395.2 cpsk 解調(diào) vhdl 程序仿真分析 .405.3 絕對(duì)碼相對(duì)碼轉(zhuǎn)換的 vhdl 程序仿真分析.405.4 相對(duì)碼絕對(duì)碼轉(zhuǎn)換的 vhdl 程序仿真分析.415.5 dpsk 調(diào)制解調(diào)器的總體仿真波形.41結(jié) 論.43致 謝.44參考文獻(xiàn).45摘摘 要要調(diào)制解調(diào)技術(shù)是通信系統(tǒng)的靈魂,其性能直接影響到整個(gè)系統(tǒng)的通信質(zhì)量。由于數(shù)字技術(shù)的大量應(yīng)用,數(shù)字調(diào)制解調(diào)技術(shù)得到了廣泛的應(yīng)用。隨著軟件無(wú)線(xiàn)電思想的發(fā)展,將整個(gè)系統(tǒng)盡可能地集成于一個(gè)芯片的設(shè)計(jì)方法已經(jīng)呈

8、現(xiàn)出強(qiáng)大的發(fā)展?jié)摿?成為系統(tǒng)設(shè)計(jì)發(fā)展的主要方向。基于這種思想,介紹一種在單片 fpga 上實(shí)現(xiàn)的全數(shù)字 dpsk 調(diào)制解調(diào)器的設(shè)計(jì)方法。整個(gè)設(shè)計(jì)基于altera 公司的 max+plusii 開(kāi)發(fā)平臺(tái)，并用單片 fpga 芯片實(shí)現(xiàn)。本設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，主要思想是對(duì)數(shù)字系統(tǒng)進(jìn)行模塊劃分。本文重點(diǎn)介紹 dpsk 調(diào)制解調(diào)器中的各個(gè)模塊的具體實(shí)現(xiàn)和相應(yīng)的 vhdl 程序。頂層設(shè)計(jì)中各個(gè)模塊是作為元件來(lái)引用的，因此需要將它們?cè)O(shè)計(jì)成獨(dú)立實(shí)體的形式。本設(shè)計(jì)以 max+plusii 為設(shè)計(jì)平臺(tái)，從 fpga 芯片的結(jié)構(gòu)出發(fā)編寫(xiě)了vhdl 程序，并對(duì)程序進(jìn)行了仿真運(yùn)行，結(jié)果表明設(shè)計(jì)是符合要求的，本次

9、設(shè)計(jì)基本達(dá)到了預(yù)期的目標(biāo)?；?fpga 技術(shù)設(shè)計(jì)并實(shí)現(xiàn)了 2dpsk 調(diào)制解調(diào)器。調(diào)制解調(diào)器主要包括碼型轉(zhuǎn)換和 psk 調(diào)制模塊的設(shè)計(jì),解調(diào)采用差分相干解調(diào),所有設(shè)計(jì)基于 vhdl 語(yǔ)言編程,整個(gè)系統(tǒng)的功能在 max+plusii 上調(diào)試通過(guò),并在芯片上硬件實(shí)現(xiàn),具有較好的實(shí)用性和可靠性。關(guān)鍵詞：fpga；vhdl；dpsk；調(diào)制；解調(diào)abstractmodem technology has been the soul of communication systems and its performance directly affects the quality of communicat

10、ion systems.with the development of the digital technology,digital modulation and demodulation technology is being used widely.with the development of software radio,the design method integrating whole system into one chip shows us great potential .based on this idea ,the paper introduces us a digit

11、al dpsk modem realized on one fpga chip. based on the plat form of max+plusii of altera,the whole design adopts fpga chips.this design uses a top-down design method, the main idea is to divide the digital system modules. this article focuses on modem of dpsk specific implementation of each module an

12、d the corresponding vhdl program. top-level design of each module is referenced as a component, therefore, they need to be designed to form an independent entity.max+plusii has been a platform for the design. the paper has the vhdl procedure from the structure of the fpga chip and has operated the p

13、rocedure. the result indicates our designing is qualified，and this designing has reached the anticipated goal basically. we designed and implemented a 2dpsk modem based on the fpga technology. the modulator primarily includes code-conversion and pskmodulator module designs. the modem adopts differen

14、tial coherent demodulation . programming for all the designs is in vhdl. the functions of the entire system passed tests performed on max+plusii and were hardware implemented chip, bringing high practicability and reliability .key words: fpga; vhdl; dpsk; modulation ; demodulation;引 言現(xiàn)代通信系統(tǒng)要求通信距離遠(yuǎn)、通

15、信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù)一直是人們研究的一個(gè)重要方向。一個(gè)系統(tǒng)的通信質(zhì)量, 很大程度上依賴(lài)于所采用的調(diào)制方式1。因此,對(duì)調(diào)制方式的研究, 將直接決定通信系統(tǒng)質(zhì)量的好壞。隨著超大規(guī)模集成電路的發(fā)展, 尤其是微電子技術(shù)和計(jì)算機(jī)技術(shù)的迅猛發(fā)展和廣泛應(yīng)用, 數(shù)字化成為目前通信技術(shù)發(fā)展的趨勢(shì) , 它具有可靠性高、靈活性強(qiáng)、易大規(guī)模集成等優(yōu)點(diǎn), 日益受到重視。目前 , 數(shù)字化的手段主要有專(zhuān)用集成電路 (asic)和通用數(shù)字信號(hào)處理器 (dsp)。現(xiàn)場(chǎng)可編程門(mén)陣列 ( fpga)提供了實(shí)現(xiàn)數(shù)字信號(hào)處理的第三種解決方案 , 它結(jié)合了以上兩種方式的優(yōu)勢(shì) , 具有開(kāi)發(fā)周期短、設(shè)計(jì)方案

16、修改方便、成本低、投資不存在風(fēng)險(xiǎn)問(wèn)題等。隨著通信技術(shù)日新月異的發(fā)展，尤其是數(shù)字通信的快速發(fā)展，越來(lái)越普及，研究人員對(duì)其相關(guān)技術(shù)投入了極大的興趣。為使數(shù)字信號(hào)能在帶通信道中傳輸，必須用數(shù)字信號(hào)對(duì)載波進(jìn)行調(diào)制，其調(diào)制方式與模擬信號(hào)調(diào)制相類(lèi)似。根據(jù)數(shù)字信號(hào)控制載波的參量不同也分為調(diào)幅、調(diào)頻和調(diào)相三種方式。因數(shù)字信號(hào)對(duì)載波參數(shù)的調(diào)制通常采用數(shù)字信號(hào)的離散值對(duì)載波進(jìn)行鍵控，故這三種數(shù)字調(diào)制方式被稱(chēng)為幅移鍵控（ask） 、頻移鍵控（fsk）和相移鍵控（psk）2。數(shù)字信號(hào)對(duì)載波相位調(diào)制稱(chēng)為相移鍵控（或相位鍵控） ，即 psk（phase-shift keying） 。數(shù)字相位調(diào)制是用數(shù)字基帶信號(hào)控制載波的

17、相位，使載波的相位發(fā)生跳變的一種調(diào)制方式。psk 調(diào)制解調(diào)器是衛(wèi)星通信的重要設(shè)備,在調(diào)制解調(diào)器中解調(diào)基帶算法與工程實(shí)現(xiàn)一直是國(guó)內(nèi)研究的重點(diǎn)與難點(diǎn)。也是近年來(lái)應(yīng)用日趨廣泛的載波傳輸方式。psk 分為絕對(duì)相移和相對(duì)相移。由于絕對(duì)移相方式存在相位模糊問(wèn)題，所以在實(shí)際中主要采用相對(duì)移相方式。它具有一系列獨(dú)特的優(yōu)點(diǎn)，目前已經(jīng)廣泛應(yīng)用于無(wú)線(xiàn)通信中，成為現(xiàn)代通信中一種十分重要的調(diào)制解調(diào)方式。fpga 器件是八十年代中期出現(xiàn)的一種新概念,是倍受現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)工程師歡迎的新一代系統(tǒng)設(shè)計(jì)方式。fpga 器件可反復(fù)編程，重復(fù)使用，沒(méi)有前期投資風(fēng)險(xiǎn)，且可以在開(kāi)發(fā)系統(tǒng)中直接進(jìn)行系統(tǒng)仿真，也沒(méi)有工藝實(shí)現(xiàn)的損耗。因此在小

18、批量的產(chǎn)品開(kāi)發(fā)、研究場(chǎng)合，成本很低?；赿sp&fpga 嵌入式系統(tǒng)不僅具有其他微處理器和單片機(jī)嵌入式系統(tǒng)的優(yōu)點(diǎn)和技術(shù)特性，而且還可能用并行算法操作，具有高速數(shù)字信號(hào)處理的能力，為實(shí)現(xiàn)系統(tǒng)的實(shí)時(shí)性提供了有利的支持，dsp&fpga 單片機(jī)系統(tǒng)必將成為現(xiàn)代電子技術(shù)，計(jì)算機(jī)技術(shù)和移動(dòng)通信技術(shù)的重要支柱3。本設(shè)計(jì)主要實(shí)現(xiàn)基于 fpga 的 dpsk 載波傳輸?shù)臄?shù)字通信系統(tǒng)。與模擬通信系統(tǒng)相比，數(shù)字調(diào)制和解調(diào)同樣是通過(guò)某種方式，將基帶信號(hào)的頻譜由一個(gè)頻率位置搬移到另一個(gè)頻率位置上去。不同的是，數(shù)字調(diào)制的基帶信號(hào)不是模擬信號(hào)而是數(shù)字信號(hào)。在大多數(shù)情況下，數(shù)字調(diào)制是利用數(shù)字信號(hào)的離散值實(shí)現(xiàn)

19、鍵控載波，對(duì)載波的幅度，頻率或相位分別進(jìn)行鍵控，便可獲得ask、fsk、psk 等。這三種數(shù)字調(diào)制方式在誤碼率，要求信噪比和抗噪聲性能等方面，以 psk 性能最佳，因而，psk 在中、高速傳輸數(shù)據(jù)時(shí)得到廣泛應(yīng)用4。在本設(shè)計(jì)中，我們研究基于 fpga 的 dpsk 載波調(diào)制解調(diào)的實(shí)現(xiàn)。在設(shè)計(jì)過(guò)程中，通過(guò)對(duì)通信原理的回顧和總結(jié)，以及查閱相關(guān)的信源信道編碼以及模數(shù)，數(shù)模轉(zhuǎn)換相關(guān)知識(shí)，達(dá)到設(shè)計(jì)有線(xiàn)相移載波傳輸?shù)哪康模诓粩鄬W(xué)習(xí)新的知識(shí)以及歸納復(fù)習(xí)老的知識(shí)的同時(shí)，提高自身對(duì)電子線(xiàn)路的設(shè)計(jì)能力。dpsk 作為一種在通訊領(lǐng)域廣泛采用的調(diào)制技術(shù)。由于 dpsk 的諸多優(yōu)點(diǎn)，dpsk 技術(shù)被大量使用，一般來(lái)說(shuō)，

20、因?yàn)樾盘?hào)波形間的相關(guān)性導(dǎo)致了dpsk 中錯(cuò)誤的傳播(相鄰碼元之間)，所以 dpsk 信號(hào)的效率要低于 psk。造成 psk 和 dpsk 這種差異的原因是，前者是將接收信號(hào)與原始的無(wú)噪聲干擾的參考信號(hào)比較，而后者則是兩個(gè)含噪信號(hào)之間的比較。因此， dpsk 誤碼率大約為 psk 的 2 倍，隨著信噪比的增加，這種惡化程度也迅速增加。但是性能的損失換來(lái)了系統(tǒng)復(fù)雜性的降低，而且性能的損失完全可以在技術(shù)上彌補(bǔ)。此外，在 psk 的解調(diào)過(guò)程中有可能會(huì)出現(xiàn)相位模糊，即相干載波的相位與已調(diào)信號(hào)反相出現(xiàn)倒 現(xiàn)象，致使在接收端無(wú)法正確地解調(diào)出原始信號(hào)。因此，就出現(xiàn)了 dpsk 調(diào)制方式。vhdl 程序的設(shè)計(jì)是

21、本文最重要的部分。vhdl 硬件描述語(yǔ)言的 fpga技術(shù)在電子信息工程領(lǐng)域具有重要作用，vhdl 作為當(dāng)今非常流行的硬件描述語(yǔ)言，已經(jīng)隨著可編程邏輯器件在國(guó)內(nèi)迅猛發(fā)展，深深吸引了廣大電子硬件工程師。用 vhdl 編程實(shí)現(xiàn)傳統(tǒng)的電路功能已經(jīng)成為廣大電子硬件工程師的首選。用 vhdl 硬件描述語(yǔ)言做電路設(shè)計(jì)具有開(kāi)發(fā)周期短、設(shè)計(jì)易于修改、電路簡(jiǎn)單、成本低廉等優(yōu)點(diǎn)，對(duì)那些外形結(jié)構(gòu)要求小巧的微電子系統(tǒng)，可以直接利用 fpga 器件的可編程特性來(lái)大大減少芯片的使用量，從而提高外形結(jié)構(gòu)設(shè)計(jì)靈活性和系統(tǒng)可靠性5。1 vhdl 概述1.1 硬件描述語(yǔ)言(vhdl)1.1.1 vhdl 語(yǔ)言的發(fā)展eda 技術(shù)是現(xiàn)

22、代電子設(shè)計(jì)技術(shù)的核心。它以 eda 軟件工具為開(kāi)發(fā)環(huán)境，采用硬件描述語(yǔ)言（hdl），以可編程器件為實(shí)驗(yàn)載體，以實(shí)現(xiàn)源代碼編程，自動(dòng)邏輯編譯，邏輯簡(jiǎn)化，邏輯綜合，布局布線(xiàn)，邏輯優(yōu)化和仿真功能等，并以 asic,soc 芯片為目標(biāo)器件，是以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化的設(shè)計(jì)技術(shù)6。現(xiàn)代計(jì)算機(jī)技術(shù)和微電子技術(shù)進(jìn)一步發(fā)展和結(jié)合使得集成電路的設(shè)計(jì)出現(xiàn)了兩個(gè)分支。一個(gè)是傳統(tǒng)的更高集成度的集成電路的進(jìn)一步研究；另一個(gè)是利用高層次的 vhdl/veriloghdl 等硬件描述語(yǔ)言對(duì)新型器件 fpga/cpld進(jìn)行專(zhuān)門(mén)的設(shè)計(jì)，使之成為專(zhuān)用集成電路（asic），這不僅大大節(jié)省了設(shè)計(jì)和制造的時(shí)間，而且設(shè)計(jì)

23、者必考慮集成電路制造工藝，對(duì)設(shè)計(jì)者的利用十分方便，現(xiàn)已成為系統(tǒng)及產(chǎn)品設(shè)計(jì)的一項(xiàng)新技術(shù)7。在 hdl（硬件描述語(yǔ)言）形成發(fā)展之前，已經(jīng)有了許多程序語(yǔ)言，如匯編、c 語(yǔ)言等。這些語(yǔ)言運(yùn)行在不同的硬件平臺(tái)和操作環(huán)境中，它們適合于描述過(guò)程和算法，不適合做硬件描述。任何一種 eda 工具，都需要一種硬件描述語(yǔ)言來(lái)作為其工作語(yǔ)言。這些眾多的 eda 工具軟件開(kāi)發(fā)者，各自推出了自己的 hdl。此后，便出現(xiàn)了標(biāo)準(zhǔn)的 vhdl 語(yǔ)言。vhdl 是 very-high-speed integrated circuit hardware language 的縮寫(xiě)，最初是美國(guó)國(guó)防部為其超高速集成電路研究計(jì)劃（vhsi

24、c）提出的硬件描述語(yǔ)言，作為各合同商之間提交復(fù)雜電路設(shè)計(jì)文檔的一種標(biāo)準(zhǔn)方案；1985 年完成了該標(biāo)準(zhǔn)方案的第一版，1987 年成為 ieee 標(biāo)準(zhǔn)，即 ieee-1076 標(biāo)準(zhǔn)（vhdl87） 。1988 年，美國(guó)國(guó)防部規(guī)定所有官方的 asic 設(shè)計(jì)必須以vhdl 為設(shè)計(jì)描述語(yǔ)言（美國(guó)國(guó)防部標(biāo)準(zhǔn) mil-std-454l） 。1993 年，ieee對(duì) vhdl 標(biāo)準(zhǔn)作了若干修改和更新，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 vhdl 的內(nèi)容，升級(jí)為新的 ieee-1164（vhdl93） 。1996 年，ieee 將電路綜合的標(biāo)準(zhǔn)程序與規(guī)格 vhdl，成為 vhdl 綜合標(biāo)準(zhǔn) ieee-1076

25、.3。一個(gè)完整的 vhdl 程序通常包括實(shí)體（entity） 、結(jié)構(gòu)體（architecture） 、配置（configuration） 、程序包（package）和庫(kù)（library）五個(gè)部分8。其基本結(jié)構(gòu)如圖 1 所示。圖 1 vhdl 程序的結(jié)構(gòu)vhdl 作為 eda 的重要組成部分，提供了借助計(jì)算機(jī)進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的一種很好的手段，用 vhdl 設(shè)計(jì)有許多優(yōu)點(diǎn)，它的硬件描述能力強(qiáng)，可以用于從門(mén)級(jí)、電路級(jí)直至系統(tǒng)級(jí)的描述、仿真、綜合和調(diào)試。利用 vhdl豐富的仿真語(yǔ)句和庫(kù)函數(shù)，對(duì)大系統(tǒng)在設(shè)計(jì)的早期可在遠(yuǎn)離門(mén)級(jí)的高層次上進(jìn)行模擬，以利于設(shè)計(jì)者確定整個(gè)設(shè)計(jì)的結(jié)構(gòu)和功能的可行性。vhdl 強(qiáng)大

26、的行為描述能力和程序結(jié)構(gòu)，使其具有支持大規(guī)模設(shè)計(jì)進(jìn)行分解，以及對(duì)已有的設(shè)計(jì)進(jìn)行再利用的功能，運(yùn)用 vhdl 設(shè)計(jì)系統(tǒng)硬件具有相對(duì)獨(dú)立性，設(shè)計(jì)時(shí)沒(méi)有嵌入與工藝有關(guān)的信息，對(duì)硬件的描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)；當(dāng)門(mén)級(jí)或門(mén)級(jí)以上的描述通過(guò)仿真檢驗(yàn)以后，再用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝，這使硬件實(shí)現(xiàn)的目標(biāo)器件有很寬的選擇范圍，并且修改電路與修改工藝相互之間不會(huì)產(chǎn)生不良影響。vhdl 標(biāo)準(zhǔn)、規(guī)范，語(yǔ)法較為嚴(yán)格，采用 vhdl 的設(shè)計(jì)便于復(fù)用和交流，vhdl 所具有的類(lèi)屬描述語(yǔ)句和子程序調(diào)用等功能，使設(shè)計(jì)者對(duì)完成的設(shè)計(jì)，不必改變?cè)闯绦?，只需改變?lèi)屬參數(shù)或函數(shù)，就可以改變?cè)O(shè)計(jì)的規(guī)模與結(jié)構(gòu)9。我們知

27、道 vhdl 作為ieee 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言之一，得到了眾多 eda 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言，它相對(duì)于 abel-hdl 語(yǔ)言的功能更加強(qiáng)大。abel-hdl 從結(jié)構(gòu)上來(lái)說(shuō)沒(méi)有 vhdl 清晰，可讀性也要稍微差一些。綜合以上的分析說(shuō)明，從可讀性以及我們對(duì)語(yǔ)言的理解程度，選擇vhdl 語(yǔ)言編程利于各種水平學(xué)者進(jìn)行設(shè)計(jì)，其實(shí)就兩種語(yǔ)言本身而言區(qū)別并不是很大，有很多的描述語(yǔ)句都是一樣的，目前很多的工程技術(shù)人員在設(shè)計(jì)時(shí)兩種語(yǔ)言都有使用，我們?cè)诜抡鏁r(shí)可以用兩種語(yǔ)言分別嘗試一下，這樣就能更好的理解他們之間的細(xì)微差別。1.1.2 vhdl 語(yǔ)言的特點(diǎn)當(dāng)電路系統(tǒng)采用

28、vhdl 語(yǔ)言設(shè)計(jì)硬件時(shí)，具有如下的特點(diǎn)10：（1）采用自上而下的設(shè)計(jì)方法即從系統(tǒng)總體要求出發(fā)，自上而下的逐步將設(shè)計(jì)的內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。在設(shè)計(jì)的過(guò)程中，對(duì)系統(tǒng)自上而下分成“行為描述”，“rtl 方式描述”，“邏輯綜合”三個(gè)層次進(jìn)行設(shè)計(jì)。（2）系統(tǒng)可大量采用 pld 芯片由于目前眾多制造 pld 芯片的廠家，其工具軟件均支持 vhdl 的編程，所以利用 vhdl 設(shè)計(jì)數(shù)字系統(tǒng)時(shí)，可以根據(jù)硬件電路的設(shè)計(jì)需要，自行利用pld 設(shè)計(jì)采用的 asic 芯片，而無(wú)需受通用元器件的限制。（3）采用系統(tǒng)早期仿真從自上而下的設(shè)計(jì)過(guò)程中可以看到，在系統(tǒng)設(shè)計(jì)過(guò)程中要進(jìn)行三級(jí)仿真，即行為層次仿真、

29、rtl 層次仿真和門(mén)級(jí)層次仿真。這三級(jí)仿真貫穿著系統(tǒng)設(shè)計(jì)的全過(guò)程，從而可以在系統(tǒng)設(shè)計(jì)的早期發(fā)現(xiàn)設(shè)計(jì)中存在的問(wèn)題。（4）降低了硬件電路設(shè)計(jì)難度在傳統(tǒng)的設(shè)計(jì)方法中，往往要求設(shè)計(jì)者在設(shè)計(jì)電路之前寫(xiě)出該電路的邏輯表達(dá)式或真值表，這一工作是相當(dāng)困難和繁雜的。而 vhdl 設(shè)計(jì)硬件電路時(shí)，設(shè)計(jì)者不必編寫(xiě)邏輯，從而大大降低了設(shè)計(jì)的難度。（5）主要設(shè)計(jì)文件是用 vhdl 編寫(xiě)的源程序使用 vhdl 源程序有許多好處：其一是資料量小，便于保存；其二是可繼承性好，當(dāng)設(shè)計(jì)其它硬件電路時(shí)，可使用文件中的某些庫(kù)、進(jìn)程和過(guò)程等某些局部硬件電路的程序；其三是閱讀方便，閱讀程序比閱讀電路原理圖更容易些，閱讀者很容易在程序中看

30、出某一電路的工作原理和邏輯關(guān)系。一個(gè) vhdl 程序有三部分構(gòu)成：第一部分，列出設(shè)計(jì)此程序要用的的庫(kù)文件和程序包。第二部分，設(shè)計(jì)實(shí)體（entity），對(duì)系統(tǒng)的名稱(chēng)和輸入輸出端口進(jìn)行聲明。第三部分，構(gòu)造體(architecture)，同一實(shí)體的行為允許用多種不同描述方式的構(gòu)造體來(lái)實(shí)現(xiàn)，這里是 vhdl 建模中最重要的部分，這里的設(shè)計(jì)思路決定了最終的效果。1.1.3 vhdl 語(yǔ)言的建模vhdl 語(yǔ)言可以對(duì)很多種數(shù)字系統(tǒng)進(jìn)行建模，涵蓋從組成元件的低級(jí)們電路到頂層功能單元的寬廣領(lǐng)域。對(duì)較大的數(shù)字系統(tǒng)作為一個(gè)整體進(jìn)行研究是極其復(fù)雜的，因此需要借助一些有效的方法來(lái)對(duì)這種復(fù)雜數(shù)字系統(tǒng)進(jìn)行簡(jiǎn)單化，這種有效的

31、方法就是系統(tǒng)化的設(shè)計(jì)方法。系統(tǒng)化的設(shè)計(jì)方發(fā)總是從一個(gè)設(shè)計(jì)要求開(kāi)始。首先，通過(guò)設(shè)計(jì)一個(gè)抽象結(jié)構(gòu)來(lái)滿(mǎn)足設(shè)計(jì)要求；然后，把該結(jié)構(gòu)分解為一系列元件并通過(guò)互練來(lái)完成相同的功能；接著，每一個(gè)元件再被分解直至找到已有的能完成于最底層元件同樣功能的圖元為止；最終，所獲得的結(jié)果恰好是一個(gè)以圖元建造的分層復(fù)合系統(tǒng)。著中國(guó)方法的優(yōu)點(diǎn)是每一個(gè)元件或稱(chēng)子系統(tǒng)都能夠被獨(dú)立地設(shè)計(jì)。并且在使用子系統(tǒng)時(shí)，可以把它只作為一個(gè)抽象結(jié)構(gòu)看待而不必考慮它的細(xì)節(jié)。因此，在設(shè)計(jì)進(jìn)程的任一階段，僅需關(guān)注與當(dāng)前設(shè)計(jì)有關(guān)的少量信息，這就避免了處理大量細(xì)節(jié)信息的麻煩。在 vhdl 建模中，我們用模型(model)這個(gè)術(shù)語(yǔ)來(lái)表示我們對(duì)一個(gè)系統(tǒng)的理解

32、，這意味著同一系統(tǒng)有幾種形式的模型，并且每一模型都表示了不同方面的系統(tǒng)特點(diǎn)，例如，模型 1 用于表示系統(tǒng)的行為；模型 2 用于表示由子系統(tǒng)互連組成該系統(tǒng)的方式，即互連結(jié)構(gòu)。再規(guī)范一下這個(gè)模型的概念：（1）當(dāng)要求設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)時(shí)，設(shè)計(jì)要求必須是具體的；（2）要求能把系統(tǒng)行為的說(shuō)明傳遞給用戶(hù)；（3）要求允許通過(guò)模擬進(jìn)行設(shè)計(jì)測(cè)試和驗(yàn)證；（4）要求允許對(duì)一個(gè)設(shè)計(jì)的正確性進(jìn)行形式驗(yàn)證；（5）要求允許自動(dòng)綜合電路。綜上所述，我們有一個(gè)共同的目的就是想要在設(shè)計(jì)進(jìn)程中用最少的花費(fèi)和左手的時(shí)間獲得最大的可靠性。因?yàn)橥粋€(gè)系統(tǒng)可以設(shè)計(jì)成不同的模型，這里就需要對(duì)模型進(jìn)行分類(lèi)。通常，將這些模型分為三個(gè)領(lǐng)域，即行為領(lǐng)

33、域、結(jié)構(gòu)領(lǐng)域和幾何領(lǐng)域。所以在 vhdl 程序中的結(jié)構(gòu)體就有三中描述方式：行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)化描述。需要指出，在實(shí)際工程中，無(wú)論哪個(gè)領(lǐng)域，各級(jí)之間的邊界都是難以界定的，因?yàn)樗鼈兘?jīng)常是重疊的。實(shí)際上，行為領(lǐng)域之間也存在著模型混合使用的情況。不過(guò)任何設(shè)計(jì)最終實(shí)現(xiàn)都是一個(gè)物理實(shí)現(xiàn)。一個(gè) vhdl 程序有三部分構(gòu)成：第一部分，列出設(shè)計(jì)此程序要用的的庫(kù)文件和程序包。第二部分，設(shè)計(jì)實(shí)體（entity），對(duì)系統(tǒng)的名稱(chēng)和輸入輸出端口進(jìn)行聲明。第三部分，構(gòu)造體(architecture)，同一實(shí)體的行為允許用多種不同描述方式的構(gòu)造體來(lái)實(shí)現(xiàn)，這里是 vhdl 建模中最重要的部分，這里的設(shè)計(jì)思路決定了最終的

34、效果。1.1.4 vhdl 的設(shè)計(jì)流程通常，一個(gè) vhdl 設(shè)計(jì)總是從對(duì)一個(gè)數(shù)字系統(tǒng)提出設(shè)計(jì)要求或指標(biāo)開(kāi)始。根據(jù)自頂向下的設(shè)計(jì)原則，首先需要對(duì)系統(tǒng)進(jìn)行行為描述，即建立頂層的行為模型，并模擬驗(yàn)證描述的系統(tǒng)性能是否滿(mǎn)足要求。然后，把滿(mǎn)足要求的頂層行為模型劃分為若干子結(jié)構(gòu)，即子系統(tǒng)，并重復(fù)上述建模和模擬驗(yàn)證的過(guò)程直至設(shè)計(jì)的最底層。接著，把所有子結(jié)構(gòu)的行為描述轉(zhuǎn)為寄存器傳輸級(jí)rtl（register transfer level）描述，并模擬驗(yàn)證。最后，對(duì)通過(guò) rtl 模擬的設(shè)計(jì)進(jìn)行邏輯綜合來(lái)產(chǎn)生門(mén)級(jí)網(wǎng)表文件。注意，vhdl 是全部可模擬的，但不是全部可綜合的。一般情況下，邏輯綜合算法都能夠優(yōu)化 rt

35、l 電路描述并形成一項(xiàng)具體的工藝。但分割和適配算法至今仍不夠強(qiáng)壯一適應(yīng)各種情況對(duì)高度抽象描述下的電路優(yōu)化。因此，綜合一個(gè) vhdl 描述其結(jié)果醬依賴(lài)于描述風(fēng)格。由門(mén)級(jí)網(wǎng)表文件實(shí)現(xiàn)硬件有兩種方案：其一是由自動(dòng)布線(xiàn)程序?qū)⒕W(wǎng)表轉(zhuǎn)換成相應(yīng)的 asic（application specific integrated circuit）芯片的制造工藝，做出 asic 芯片；其二是將網(wǎng)表轉(zhuǎn)換成 fpga（field programmable gate array）的編程碼點(diǎn)數(shù)據(jù)，在下載至 fpga 芯片來(lái)完成硬件設(shè)計(jì)。最后，還需要對(duì)設(shè)計(jì)出的 asic 芯片或 fpga 芯片的實(shí)際功能進(jìn)行系統(tǒng)驗(yàn)證。根據(jù)以上說(shuō)明

36、，一個(gè)自頂而下的 vhdl 設(shè)計(jì)流程如圖 2 所示。圖 2 vhdl 設(shè)計(jì)流程圖1.1.5 支持 vhdl 研發(fā)的軟件工具提供 vhdl 研發(fā)工具的公司有許多，在它們中間即有大型的 eda 軟件公司，例如：cadence、mentor graphics 和 synopsys,也有一些專(zhuān)業(yè)的課編程器件生產(chǎn)商，例如 altera 和 xilinx 等。這些 vhdl 工具從功能上可劃分為兩類(lèi)，其中一類(lèi)是綜合工具，而另一類(lèi)是模擬驗(yàn)證工具。當(dāng)然，二者經(jīng)常是集成在同一 eda 工具之內(nèi)的。下表列舉了部分 vhdl 研發(fā)工具。表 1 vhdl 工具清單公司名稱(chēng)模擬驗(yàn)證工具綜合工具cadencenc vhd

37、lencountermentor graphicsmodelsimleonardo spectrumsynopsysvcsdc fpgaalteramax+plus 或 quartus xilinxfoundation express elite雖然 altera 和 xilinx 公司提供的工具都是面向它們自己的器件庫(kù)，但也支持標(biāo)準(zhǔn) vhdl 源代碼設(shè)計(jì)及網(wǎng)表文件的輸入和輸出。1.2 max+plusii 簡(jiǎn)介max+plus是 altera 公司提供的 fpga/cpld 開(kāi)發(fā)集成環(huán)境，altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。max+plus界面友好，使用便捷，被譽(yù)為業(yè)界最易

38、用易學(xué)的 eda 軟件。在 max+plus上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。本次設(shè)計(jì)選用的開(kāi)發(fā)環(huán)境 max+plusii，其全稱(chēng)為 multiple array and programmable logic user systems11。1.2.1max+plusii 的特點(diǎn)（1）開(kāi)放的界面。max+plus軟件可以其它工業(yè)標(biāo)準(zhǔn)的設(shè)計(jì)輸入、綜合與校驗(yàn)工具相連接。目前 max+plus支持與 candence、exemplarlogie、synopsys、synplicity、

39、viewlogic 等其它公司所提供的 eda 工具接口。（2）與結(jié)構(gòu)無(wú)關(guān)。max+plus系統(tǒng)的核心 compiler 支持 altera 公司的flex10k、flex8000、flex6000、max9000、maxs000 和 classic 可編程器件，提供了真正與結(jié)構(gòu)無(wú)關(guān)的可編程設(shè)計(jì)環(huán)境。max+ plus的compiler 還提供了強(qiáng)大的邏輯綜合與優(yōu)化功能，使用戶(hù)比較容易地將起設(shè)計(jì)集成到器件中。（3）多平臺(tái)。max+ plus軟件可基于 486、奔騰 pc 的 windows nt351 或 40windows9x 下運(yùn)行，也可在 sun spac station，hp 9000

40、 series700800 和 ibm risc systenr6000 工作站上運(yùn)行。（4）完全集成化。max+ plus軟件的設(shè)計(jì)輸入、處理與校驗(yàn)功能全部集成在統(tǒng)一的開(kāi)發(fā)環(huán)境下，這樣可以加快調(diào)試、縮短設(shè)計(jì)周期。（5）豐富的設(shè)計(jì)庫(kù)。max+ plus提供了豐富的庫(kù)單元，其中包括 74 系列的全部器件和多種特殊的邏輯宏功能(macrofunction) 以及參數(shù)化的兆功能(magefunction)供設(shè)計(jì)者調(diào)用，大大減輕了設(shè)計(jì)者的工作量，縮短了設(shè)計(jì)周期。（6）模塊化工具。設(shè)計(jì)者可以從各種設(shè)計(jì)輸入、處理和校驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶(hù)化，必要時(shí)，還可以根據(jù)需要添加新功能。由于max+ pl

41、us支持多種器件，設(shè)計(jì)者不必學(xué)習(xí)新的工具就可支持新的結(jié)構(gòu)。（7）支持多種硬件描述語(yǔ)言。max+ plus 軟件支持多種硬件描述語(yǔ)言設(shè)計(jì)輸入選項(xiàng)，包括 vhdl、verilog hdl 和 ahdl 語(yǔ)言。1.2.2 max+plus設(shè)計(jì)流程使用 max+plus軟件設(shè)計(jì)流程由以下幾部分組成。如圖 3 所示。（1）設(shè)計(jì)輸入：可以采用原理圖輸入、hdl 語(yǔ)言描述、edif 網(wǎng)表輸入及波形輸入等幾種方式。設(shè)計(jì)輸入修改設(shè)計(jì)在系統(tǒng)測(cè)試編譯仿真與定時(shí)分析編程圖 3 開(kāi)發(fā)流程圖（2）編譯：先根據(jù)設(shè)計(jì)要求設(shè)定編譯參數(shù)和編譯策略，如器件的選擇、邏輯綜合方式的選擇等。然后根據(jù)設(shè)定的參數(shù)和策略對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取

42、、邏輯綜合和器件適配，并產(chǎn)生報(bào)告文件、延時(shí)信息文件及編程文件，供分析仿真和編程使用。（3）仿真：仿真包括功能仿真、時(shí)序仿真和定時(shí)分析，可以利用軟件的仿真功能來(lái)驗(yàn)證設(shè)計(jì)項(xiàng)目的邏輯功能是否正確。（4）編程與驗(yàn)證：用經(jīng)過(guò)仿真確認(rèn)后的編程文件通過(guò)編程器（programmer）將設(shè)計(jì)下載到實(shí)際芯片中，最后測(cè)試芯片在系統(tǒng)中的實(shí)際運(yùn)行性能。在設(shè)計(jì)過(guò)程中，如果出現(xiàn)錯(cuò)誤，則需重新回到設(shè)計(jì)輸入階段，改正錯(cuò)誤或調(diào)整電路后重復(fù)上述過(guò)程。2 載波傳輸系統(tǒng)原理2.1 載波傳輸系統(tǒng)的基本構(gòu)成一個(gè)實(shí)際可行的載波通信系統(tǒng)，至少應(yīng)該包含三部分，信源、信道、信宿12。1、信源：針對(duì)信號(hào)進(jìn)行調(diào)制，增強(qiáng)其遠(yuǎn)距離傳輸和抗干擾能力。2、信

43、道：即信號(hào)傳輸?shù)男诺?，可以是光纖，電纜等有線(xiàn)媒介，也可以是空氣這類(lèi)無(wú)線(xiàn)傳輸媒介。3、信宿：對(duì)接收到的信號(hào)進(jìn)行解調(diào)，提取出有用的信號(hào)。2.2 psk 載波傳輸系統(tǒng)調(diào)制原理2.2.1 數(shù)字調(diào)制數(shù)字調(diào)制的概念：用二進(jìn)制（多進(jìn)制）數(shù)字信號(hào)作為調(diào)制信號(hào)，去控制載波某些參量的變化，這種把基帶數(shù)字信號(hào)變換成頻帶數(shù)字信號(hào)的過(guò)程稱(chēng)為數(shù)字調(diào)制，反之，稱(chēng)為數(shù)字解調(diào)13。（1）數(shù)字調(diào)制系統(tǒng)的基本結(jié)構(gòu) m(t)調(diào)制器發(fā)濾波器e0(t)信道噪聲收濾波器解調(diào)m(t)圖 4 數(shù)字調(diào)制系統(tǒng)的基本結(jié)構(gòu)（2）數(shù)字調(diào)制的性能指標(biāo) 數(shù)字通信系統(tǒng)的有效性可用傳輸速率和頻帶利用率來(lái)衡量。碼元傳輸速率，又稱(chēng)為碼元速率或傳碼率。其定義為單位時(shí)

44、間傳送碼br元的數(shù)目，單位為波特,常用符號(hào)b表示。但是，碼元速率僅僅表征單位時(shí)間傳輸碼元的數(shù)目，而沒(méi)有限定這時(shí)的碼元是何種進(jìn)制根據(jù)碼元速率的定義，若每個(gè)碼遠(yuǎn)的長(zhǎng)度為 t 秒，則有 btrb1 (2-1)信息傳輸速率，又稱(chēng)為比特率或傳信率。通常定義單位時(shí)間內(nèi)傳遞的br平均信息量或比特?cái)?shù)，單位是比特/秒(bit/s 或 bps)。碼元速率和信息速率有以下的對(duì)應(yīng)關(guān)系 ： (2-2)(log)(log22bmrrsbmrrbbbb頻帶利用率數(shù)字通信傳輸系統(tǒng)的頻帶利用率定義為：所傳輸?shù)男畔⑺俾剩ɑ蚍?hào)速率）與系統(tǒng)帶寬之比值，可表示為： )()(hzsbbrhzbbrbbb (2-3)其單位為 bit/s

45、/hz（或?yàn)?baud/hz).數(shù)字通信系統(tǒng)的可靠性可用差錯(cuò)率來(lái)衡量差錯(cuò)率是衡量系統(tǒng)正常工作時(shí)，傳輸消息可靠程度的重要性能指標(biāo)。差錯(cuò)率有兩種表述方法:(1)誤碼率: 是指錯(cuò)誤接收的碼元數(shù)在傳送總碼元數(shù)中所占的比例，或ep者更確切地說(shuō)，誤碼率是碼元在傳輸系統(tǒng)中被傳錯(cuò)的概率。 (2-4)傳輸總碼元數(shù)錯(cuò)誤碼元數(shù)ep(2)誤信率:又稱(chēng)誤比特率，是指錯(cuò)誤接收的信息量在傳送信息總量中bp所占的比例，或者說(shuō)，它是碼元的信息量在傳輸系統(tǒng)中被丟失的概率。傳輸總比特?cái)?shù)錯(cuò)誤比特?cái)?shù)bp (2-5)在二進(jìn)制中，=。epbp2.2.2 二進(jìn)制相移鍵控（psk）的調(diào)制（1）psk 信號(hào)的產(chǎn)生圖 5 psk 信號(hào)的產(chǎn)生方式以

46、及波形示例一個(gè)二進(jìn)制的 psk 信號(hào)可視為一個(gè)雙極性脈沖序列 s(t)與一個(gè)載波的乘積，即： tccosnccsnpskttstnttgatecoscos (2-6)也可以寫(xiě)成： (2-7)sssscccpsktktkttktktttttste1101coscoscos”空號(hào)“”傳號(hào)“數(shù)字調(diào)相波可以用矢量圖表示其相位變化的規(guī)則，根據(jù) ccitt 規(guī)定，存在 a、b 兩種表示相位變化的矢量圖，如圖 6 所示。圖中的虛線(xiàn)表示參考矢量，它代表未調(diào)制載波的相位。圖 6 二相移相信號(hào)矢量圖 (2)psk 信號(hào)的功率譜特性:2psk 信號(hào)的功率譜密度采用與求 2ask信號(hào)功率譜密度相同的方法。psk 信號(hào)

47、的功率譜密度為: (2-8) cscseffpffpfp41式中，為基帶信號(hào)的功率譜密度。 fpets當(dāng) 0、1 等概出現(xiàn)時(shí)，雙極性基帶信號(hào)功率譜密度為: (2-9) 2sinssssftfttfp則 2psk 信號(hào)的功率譜密度為: (2-10) 22sinsin4scscscscsetfftfftfftfftfp圖 7 psk 信號(hào)功率譜密度圖 8 雙極性基帶功率譜密度psk 信號(hào)譜，形狀為，以為中心的 dsb 譜 2sa0fpsk 信號(hào)傳輸帶寬 (取主瓣寬度） (2-11)取主瓣寬度hzftbsspsk222.3 差分相移鍵控 dpsk 調(diào)制2.3.1 差分相移鍵控差分相移鍵控（diffe

48、rential phase shift keying，dpsk）是一種最常用的相對(duì)調(diào)相方式，采用非相干的相移鍵控形式。它不需要在接收機(jī)端有相干參考信號(hào)，而且非相干接收機(jī)容易實(shí)現(xiàn)，價(jià)格便宜，因此在無(wú)線(xiàn)通信系統(tǒng)中廣泛使用。dpsk 作為一種在通訊領(lǐng)域廣泛采用的調(diào)制技術(shù)。由于 dpsk 的諸多優(yōu)點(diǎn)，dpsk 技術(shù)被大量使用，一般來(lái)說(shuō)，因?yàn)樾盘?hào)波形間的相關(guān)性導(dǎo)致了 dpsk 中錯(cuò)誤的傳播(相鄰碼元之間)，所以 dpsk 信號(hào)的效率要低于psk。造成 psk 和 dpsk 這種差異的原因是，前者是將接收信號(hào)與原始的無(wú)噪聲干擾的參考信號(hào)比較，而后者則是兩個(gè)含噪信號(hào)之間的比較。因此， dpsk 誤碼率大約為

49、 psk 的 2 倍，隨著信噪比的增加，這種惡化程度也迅速增加。但是性能的損失換來(lái)了系統(tǒng)復(fù)雜性的降低，而且性能的損失完全可以在技術(shù)上彌補(bǔ)。此外，在 psk 的解調(diào)過(guò)程中有可能會(huì)出現(xiàn)相位模糊，即相干載波的相位與已調(diào)信號(hào)反相出現(xiàn)倒 現(xiàn)象，致使在接收端無(wú)法正確地解調(diào)出)(22hzftbsspsk原始信號(hào)。因此，就出現(xiàn)了 dpsk 調(diào)制方式。2.3.2 dpsk 調(diào)制原理差分相移鍵控（dpsk）是利用相鄰二個(gè)碼元的載波信號(hào)初始相位的相對(duì)變化來(lái)表示所傳輸?shù)拇a元。所謂相位變化，又有向量差和相位差兩種定義方法。向量差是指前一碼元的終相位與本碼元初相位比較，是否發(fā)生了相位的變化，而相位差是值前后兩碼元的初相位

50、是否發(fā)生了變化。按向量差和相位差畫(huà)出的 dpsk 波形是不同的。但是絕對(duì)移相波形規(guī)律比較簡(jiǎn)單，而相對(duì)移相波形規(guī)律比較復(fù)雜。當(dāng)有加性高斯白噪聲時(shí)，平均錯(cuò)誤概率如下所示為: (2-12)0,exp21nepbdpske2dpsk 同樣存在 a、b 方式矢量圖，圖中虛線(xiàn)表示的參考矢量代表前一個(gè)碼元已調(diào)載波的相位。b 方式下，每個(gè)碼元的載波相位相對(duì)于參考相位可取，所以其相鄰碼元之間必然發(fā)生載波相位的跳變，接收端可以據(jù)此確90定每個(gè)碼元的起止時(shí)刻（即提供碼元定時(shí)信息） ，而 a 方式卻可能存在前后碼元載波相位連續(xù)。圖 9 2dpsk 同樣存在 a、b 方式矢量圖2.4 絕對(duì)碼相對(duì)碼(差分編碼)絕對(duì)碼和相

51、對(duì)碼之間的關(guān)系為： (2-13)1kkkbab若定義 為 2dpsk 方式下本碼元初相與前一碼元初相之差，并設(shè) 相“1”、 0 相“0”，為了比較，設(shè) 2psk 方式下 相“0”、 0 相“1”，則數(shù)字信息序列與 2psk、2dpsk 信號(hào)的碼元相位關(guān)系如表2 所示。表 2 2psk、2dpsk 信號(hào)的碼元相位關(guān)系數(shù)字碼元1011001012psk000000000000000已調(diào)載波每個(gè)碼元相位2dpsk0000（1）1001000110相對(duì)碼（2）0110111001圖 10 對(duì)碼相對(duì)碼相位比較2.5 dpsk 載波傳輸系統(tǒng)解調(diào)原理2.5.1 相干解調(diào)法（1）輸入 dpsk 信號(hào)經(jīng)過(guò)帶通濾

52、波器后，加到乘法器，乘法器將輸入信號(hào)與載波極性進(jìn)行比較。極性比較電路符合絕對(duì)移相定義（因絕對(duì)移相信號(hào)的相位是相對(duì)于載波而言的） ，經(jīng)低通和判決電路后，還原的是相對(duì)碼。要得到原基帶信號(hào)，還必須經(jīng)過(guò)相對(duì)碼絕對(duì)碼變換器。不難看出，極性比較原理是將 dpsk 信號(hào)與參考載波進(jìn)行相位比較，恢復(fù)出相對(duì)碼，然后進(jìn)行查分譯碼，由相對(duì)碼還原成絕對(duì)碼，得到原絕對(duì)碼基帶信號(hào)。（2）dpsk 解調(diào)器由三部分組成，乘法器和載波提取電路實(shí)際上就是相干檢測(cè)器。后面的相對(duì)碼（差分碼）-絕對(duì)碼變化電路，即相對(duì)碼（差分碼）譯碼器，其余部分完成低通判決任務(wù)。當(dāng)輸入為“1”碼時(shí)， ,因此 cpsk 解調(diào)的情況完tfatutucask

53、cpsk2cos全與 ask 解調(diào)相同，此時(shí)低通輸出：x(t)=a+nc(t)當(dāng)輸入為“0”碼時(shí)，,此時(shí)與 ask 情況tfatfatucccpsk2cos2cos不同。由于，則。tfatfacc2cos2cos)(tnatxc圖 11 相干解調(diào)2.5.2 相位比較法圖 12 相位比較法dpsk 相位比較法解調(diào)器原理如圖 12。其基本原理是將接收到的前后碼元所對(duì)應(yīng)以前以碼元的載波相位作為后一碼元的參考相位。所以稱(chēng)為相位比較法或者是稱(chēng)為差分相位檢測(cè)法。該電路與極性比較法不同之處在于乘法器中與信號(hào)相乘的不是載波，而是前一碼元的信號(hào)，該信號(hào)相位隨機(jī)且有噪聲，它的性能低于極性比較法的性能。輸入的 ud

54、psk信號(hào)一路直接加到乘法器，另一路經(jīng)過(guò)延遲線(xiàn)延遲一個(gè)碼元的時(shí)間 tb后，加到乘法器作為相干載波。若不考慮噪聲的影響，設(shè)前一碼元載波的相位為 1，后以碼元載波的相位為2，則乘法器的輸出為： (2-14)2121212coscos21coscostttccc經(jīng)過(guò)低通濾波器濾出高頻項(xiàng)，輸出為： (2-15)cos21cos21210tu式中，=1-2，是前后碼元對(duì)應(yīng)的載波相位差。由調(diào)相關(guān)系可知，=0 時(shí)，發(fā)送“0”；= 時(shí)，發(fā)送“1”，則取樣判決器的判決規(guī)則是：u0(t)0,判決為“0”；u0(t)0,判決為“1”。可直接解調(diào)出原絕對(duì)碼基帶信號(hào)。然而，相位比較法電路是將本碼元信號(hào)與前一碼元信號(hào)相位

55、比較，它適合與按相位差定義的 dpsk 信號(hào)的解調(diào)，對(duì)碼元寬度為非整數(shù)倍的載頻周期的按向量差定義的 dpsk 信號(hào)，該電路不起作用。3 dpsk 載波傳輸系統(tǒng)的建模3.1 dpsk 的總體設(shè)計(jì)思想數(shù)字化、信息化的時(shí)代，數(shù)字集成電路應(yīng)用得非常廣泛。隨著微電子技術(shù)和工藝的發(fā)展，數(shù)字集成電路從電子管、晶體管、中小規(guī)模集成電路、超大規(guī)模集成電路(vlsic)逐步發(fā)展到今天的專(zhuān)用集成電路(asic)。但是 asic因其設(shè)計(jì)周期長(zhǎng)，改版投資大，靈活性差等缺陷制約著它的應(yīng)用范圍。可編程邏輯器件的出現(xiàn)彌補(bǔ)了 asic 的缺陷，使得設(shè)計(jì)的系統(tǒng)變得更加靈活，設(shè)計(jì)的電路體積更加小型化，重量更加輕型化，設(shè)計(jì)的成本更低

56、，系統(tǒng)的功耗也更小了。fpga 是英文 field programmable gate array 的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列。它是作為專(zhuān)用集成電路(asic)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。整個(gè)信號(hào)處理過(guò)程全部采用 vhdl 硬件描述語(yǔ)言來(lái)設(shè)計(jì)，并用 max+plus仿真系統(tǒng)功能對(duì)程序進(jìn)行調(diào)試，分析仿真結(jié)果，以滿(mǎn)足系統(tǒng)設(shè)計(jì)的要求。dpsk 信號(hào)應(yīng)用較多，但由于它的調(diào)制規(guī)律比較復(fù)雜，難以直接產(chǎn)生，目前dpsk 信號(hào)的產(chǎn)生較多地采用碼變換加 cpsk(coherent phase-shift keying)調(diào)制而獲得，這里的 cp

57、sk 就是前面提到的 psk 方式，在以后的論文敘述中就以 cpsk 來(lái)代替 psk，主要是為了與 dpsk 形成對(duì)比。這種 dpsk 方法是把原基帶信號(hào)經(jīng)過(guò)絕對(duì)碼相對(duì)碼變換后，用相對(duì)碼進(jìn)行 cpsk 調(diào)制，其輸出便是 dpsk 信號(hào)。用源碼序列對(duì)載波進(jìn)行相對(duì)（差分）相移鍵控，等效 ka于將源碼序列轉(zhuǎn)換為差分碼形式，之后對(duì)載波進(jìn)行絕對(duì)相移鍵控15。 ka kbdpsk(差分相移鍵控)調(diào)制解調(diào)通過(guò)對(duì)未調(diào)制基帶信號(hào)進(jìn)行絕對(duì)碼相對(duì)碼轉(zhuǎn)換、cpsk 調(diào)制、cpsk 解調(diào)，相對(duì)碼絕對(duì)碼轉(zhuǎn)換達(dá)成目的。輸入基帶信號(hào)是一串二進(jìn)制數(shù)，絕對(duì)碼和相對(duì)碼轉(zhuǎn)換是相移鍵控的基礎(chǔ)，絕對(duì)碼是以基帶信號(hào)碼元的電平直接表示數(shù)字信

58、息的。如假設(shè)高電平代表“1”，低電平代表“0”，相對(duì)碼是用基帶信號(hào)碼元的電平相對(duì)前一碼元的電平有無(wú)變化來(lái)表示數(shù)字信息的，假如相對(duì)電平有跳變表示“1”，無(wú)跳變表示“0”。首先用絕對(duì)碼表示未調(diào)制信號(hào)，然后進(jìn)行絕對(duì)碼相對(duì)碼轉(zhuǎn)換，接著進(jìn)行 cpsk 調(diào)制，利用載波的不同相位去直接傳送數(shù)字信息，即與載波進(jìn)行相位調(diào)制，是用數(shù)字基帶信號(hào)控制載波的相位，使載波的相位發(fā)生跳變。對(duì)二進(jìn)制 cpsk，若用相位 代表“0”碼，相位 0 代表“1”碼，即規(guī)定數(shù)字基帶信號(hào)為“ 0”碼時(shí)，已調(diào)信號(hào)相對(duì)于載波的相位為 ；數(shù)字基帶信號(hào)為“1”碼時(shí)，已調(diào)信號(hào)相對(duì)于載波相位為同相。按此規(guī)定，2cpsk 信號(hào)的數(shù)學(xué)表示式(3-1)為

59、 (3-1)”碼為“”碼為“0)2cos(1)2cos(002tfatfaucccpsk式中 0為載波的初相位。受控載波在 0、 兩個(gè)相位上變化。解調(diào)時(shí)，把相對(duì)碼從載波上分離恢復(fù)出來(lái)，必須要先恢復(fù)載波，然后把載波與 cpsk 信號(hào)進(jìn)行比較，才能恢復(fù)基帶信號(hào)。最后進(jìn)行相對(duì)碼絕對(duì)碼轉(zhuǎn)換，恢復(fù)為輸入的基帶信號(hào)。絕/相對(duì)碼轉(zhuǎn)化cpsk 調(diào)制cpsk 解調(diào)相/絕對(duì)碼轉(zhuǎn)化絕對(duì)碼發(fā)送端絕對(duì)碼相對(duì)碼相對(duì)碼接收端dpsk 調(diào)制信號(hào)信道圖 13 fpga 實(shí)現(xiàn)的總體框架3.2 cpsk 調(diào)制電路的 vhdl 建模cpsk 調(diào)制方框圖如圖 14 所示。cpsk 調(diào)制器模型主要由計(jì)數(shù)器和二選一開(kāi)關(guān)等組成。計(jì)數(shù)器對(duì)外部

60、時(shí)鐘信號(hào)進(jìn)行分頻與計(jì)數(shù)，并輸出兩路相位相反的數(shù)字載波信號(hào)；二選一開(kāi)關(guān)的功能是：在基帶信號(hào)的控制下，對(duì)兩路載波信號(hào)進(jìn)行選通，輸出的信號(hào)即為 cpsk 信號(hào)。圖中沒(méi)有包含模擬電路部分，輸出信號(hào)為數(shù)字信號(hào)。start計(jì)數(shù)器0 相載波 相載波基帶信號(hào)二選一開(kāi)關(guān)已調(diào)信號(hào)clkfpga圖 14 cpsk 調(diào)制方框圖3.3 cpsk 解調(diào)電路的 vhdl 建模cpsk 解調(diào)器的建模方框圖如圖 15 所示。圖中的計(jì)數(shù)器 q 輸出與發(fā)端同步的 0 相數(shù)字載波。判決器的工作原理是：把計(jì)數(shù)器輸出的 0 相載波與數(shù)字 cpsk 信號(hào)中的載波進(jìn)行邏輯“與”運(yùn)算，當(dāng)兩比較信號(hào)在判決時(shí)刻都為“1”時(shí)，輸出為“1”，否則輸出為“0”，以實(shí)現(xiàn)