SDRAM布線規(guī)則

1、SDRAM布線規(guī)則SDRAM接口電路和 PCB布線很多人對(duì)內(nèi)存布線感到迷茫，找不到切入點(diǎn)，不知如何下手，其實(shí)高速硬件設(shè)計(jì)的主要任務(wù) 就是與干擾做斗爭(zhēng)，內(nèi)存布線也不例外。 可以這樣考慮：內(nèi)存是做什么用的呢？是用來(lái)存儲(chǔ) 數(shù)據(jù)的，寫入1讀出1，寫入0讀出0,即保證數(shù)據(jù)訪問(wèn)正確。那么，在什么情況會(huì)導(dǎo)致數(shù) 據(jù)訪問(wèn)錯(cuò)誤呢？1、判決錯(cuò)誤，0判成1， 1判成0?？赡軈⒖茧娖讲粶?zhǔn)(為什么不準(zhǔn)？信號(hào)線內(nèi)阻造成的 壓降)，也可能是加性干擾，或者阻抗不匹配引起信號(hào)畸變。2、時(shí)序錯(cuò)誤，不滿足建立/保持時(shí)間，或者采樣點(diǎn)相位錯(cuò)誤，不在有效信號(hào)位置上。觸發(fā)器需要維持一段時(shí)間的能量供給才能正常工作，這個(gè)時(shí)間就是建立/保持時(shí)間。

2、那么只要解決好這兩個(gè)問(wèn)題，保證內(nèi)存正確訪問(wèn)，你的內(nèi)存電路就設(shè)計(jì)成功了。有了這個(gè)指導(dǎo)思想，內(nèi)存布線就可以按部就班地完成。不過(guò)，不同的RAM類型，雖然目標(biāo)都是避免判決和時(shí)序錯(cuò)誤，但實(shí)現(xiàn)方法因工作模式不同而有較大差異。高速系統(tǒng)一般采用低壓信號(hào)，電壓低，擺幅小，容易提高速度，降低功耗，但這給布線帶來(lái)了困難，因?yàn)榈蛪盒盘?hào)功率受信號(hào)線內(nèi)阻影響大，是電壓平方關(guān)系， 所以要盡量減少內(nèi)阻，比如使用電平面，多打孔，縮短走線距離，高壓傳輸在終點(diǎn)用電阻分壓出較低電壓的信號(hào)等。SDRAM、DDR-I、DDR-II、DDR-III信號(hào)電壓一個(gè)比一個(gè)低，越來(lái)越不容易做穩(wěn)定。電源供給也要注意，如果能量供給不足，內(nèi)存不會(huì)穩(wěn)定工

3、作。下面先介紹一下時(shí)鐘同步電路的類型，然后分析具體芯片的類型。源同步就是指時(shí)鐘選通信號(hào)elk伴隨發(fā)送數(shù)據(jù)一起由驅(qū)動(dòng)芯片發(fā)送。公共時(shí)鐘同步是指在數(shù)據(jù)的傳輸過(guò)程中，總線上的驅(qū)動(dòng)端和接收端共享同一個(gè)時(shí)鐘源，在同一個(gè)時(shí)鐘緩沖器(clockbuffer)發(fā)出同相時(shí)鐘的作用下，完成數(shù)據(jù)的發(fā)送和接收。公共時(shí)鐘同步，將同一個(gè)時(shí)鐘信號(hào)用時(shí)鐘分配器分成2路，一路接發(fā)送器，一路接接收器。在時(shí)鐘上升沿發(fā)送數(shù)據(jù)，在下一個(gè)周期的上升沿采樣接收。速率在200-300MHZ以下。源同步是時(shí)鐘和數(shù)據(jù)一起發(fā)送，時(shí)鐘稍稍滯后發(fā)送，傳輸速率主要由數(shù)據(jù)和時(shí)鐘信號(hào)間的時(shí)差決定。因此速率快。公共時(shí)鐘同步電路走線長(zhǎng)度有最大值len <

4、=，源同步電路走線長(zhǎng)度有最小值 <=len <=經(jīng)?？吹?等長(zhǎng)布線”，其實(shí)，等長(zhǎng)不是目的，真正的目的是滿足建立保持時(shí)間，同頻同相，采樣正確。等長(zhǎng)只不過(guò)可以最簡(jiǎn)單地實(shí)現(xiàn)這個(gè)目的罷了。要定量分析線長(zhǎng)，必須按照時(shí)鐘模型公式計(jì)算。時(shí)鐘同步電路的類型在后面有簡(jiǎn)單介紹，這里只要知道SDRAM是公共時(shí)鐘同步，DDR是源同步就可以了。SDRAM是公共時(shí)鐘同步模式，只關(guān)心建立時(shí)間，不關(guān)心保持時(shí)間。這些時(shí)間和各段飛行 時(shí)間，經(jīng)過(guò)各個(gè)門電路延時(shí)，clock skew，jitter， cycle等有關(guān)，需要按照公式精確計(jì)算。算出各種參數(shù)后下規(guī)則，讓EDA軟件輔助設(shè)計(jì)。選出最長(zhǎng)的一根線，不需要計(jì)算什么，只要

5、與之等長(zhǎng)即可。有些軟件能自己算，有些只能自己一段段計(jì)算，可以編程讓EXCEL表格對(duì)某種格式的報(bào)告文件自動(dòng)求和，也算半自動(dòng)化了。DDR 的所有信號(hào)都要加匹配，不論多復(fù)雜，為了穩(wěn)定性。始端匹配串接一個(gè)22/33 歐電阻即可，終端匹配分為 AC匹配和DC匹配，阻容可以對(duì)噪點(diǎn)抑制，戴維寧電路可以提供高 壓輸電，使參考電平更準(zhǔn)確，雖然直流功耗大，但比單個(gè) 50 歐功耗小。CPU和DDR都是高速器件，DDR熱量高，應(yīng)遠(yuǎn)離。而且 DDR是源同步時(shí)鐘模式，對(duì)保 持時(shí)間有要求， 不是線越短越好， 有最小距離要求。 保證時(shí)鐘穩(wěn)定， 同頻同相， 冗余大即可。有時(shí)，信號(hào)線有交叉的情況，此時(shí)，可以在PCB里調(diào)線，再反標(biāo)

6、回去，因?yàn)?RAM的各個(gè)數(shù)據(jù)線不需要一一對(duì)應(yīng)，只要有地方存儲(chǔ) bit 就可以了。注意：刷新線 A10 不能調(diào)，需要 讀取 RAM ID 時(shí)也不能調(diào)整。評(píng)價(jià)設(shè)計(jì)的好壞要看 Margin（ 冗余 ）， setup time margin 和 hold time margin ， SDRAM/ DDR 工作沒(méi)問(wèn)題并不意味著 margin 小，也許在實(shí)驗(yàn)室可以正常工作，可一到現(xiàn)場(chǎng)就死機(jī)。 頻率漂移，時(shí)鐘抖動(dòng)，相差，介電常數(shù)變化等都會(huì)導(dǎo)致采樣錯(cuò)誤 /不滿足建立保持時(shí)間，而 margin 大就可以盡量抵抗這些干擾，在一個(gè)惡劣的環(huán)境里仍然保持穩(wěn)定。2410 使用 64M 字節(jié)的 SDRAM 擴(kuò)展數(shù)據(jù)存儲(chǔ)區(qū)，

7、 由兩片 K4S561632 組成工作在 32 位模 式下，最高頻率可達(dá) 100M 以上，對(duì)于 SDRAM 的數(shù)據(jù)線、時(shí)鐘線、片選及其它控制信號(hào)需 要進(jìn)行線長(zhǎng)匹配，由此提出以下布線要求：1 SDRAM 時(shí)鐘信號(hào)：時(shí)鐘信號(hào)頻率較高，為避免傳輸線效應(yīng)，按照工作頻率達(dá)到或超過(guò)75MHz 時(shí)布線長(zhǎng)度應(yīng)在 1000mil 以內(nèi)的原則及為避免與相鄰信號(hào)產(chǎn)生串?dāng)_，走線長(zhǎng)度不超 過(guò) 1000mil ，線寬 10mil ，內(nèi)部間距 5mil ，外部間距 30mil ，要求差分布線，精確匹配差分 對(duì)走線，誤差允許在 20mil 以內(nèi)。2 地址、片選及其它控制信號(hào)：線寬 5mil ，外部間距 12mil ，內(nèi)部間距 10mil ，盡量走成 菊花鏈拓補(bǔ)，可有效控制高次諧波干擾，可比時(shí)