LVDS_LVPECL_CML之間的電路和參數(shù)

1、LVDS到LVPECL信號之間的連接LVDS 到LVPECLL得連接也分為直流耦合和交流耦合兩種方式。直流耦合方式：LVDS到LVPECLL得直流耦合結(jié)構(gòu)中需要加一個(gè)電阻網(wǎng)絡(luò)，該電阻網(wǎng)絡(luò)完成直流電平得轉(zhuǎn)換。LVDS輸出電平為1.2V，LVPECLL得輸入電平為 VCC-1.3V。LVDS的輸出是以地為基準(zhǔn)， 而LVPECL輸入是以電源為基準(zhǔn)，這就要求考慮電阻網(wǎng)絡(luò)時(shí)應(yīng)注意輸出電位不應(yīng)對供電電 源敏感；另一個(gè)問題是需要在功耗和速度方面折衷考慮，如果電阻阻值取的比較小，可以允許電路在更高的速度下工作，但功耗較大，LVDS的輸出性能容易受電源的波動(dòng)影響；還有一個(gè)問題就是要考慮電阻網(wǎng)絡(luò)與傳輸線的匹配。電

2、阻轉(zhuǎn)換網(wǎng)絡(luò)如下所示：LVDS 到LVPECLL轉(zhuǎn)換需要滿足如下方程式。RLRL 卜 R2FLL - (R2 + R3)+ R2 + R3Kin -GainR2 + R3電壓 VCC在 3.3V 時(shí)，解上面方程得：R1=374ohm R2=249ohm R3=402ohm VA=1.2V,VB= 2.0V , RIN=49ohm Gain=0.62。LVDS得最小差分輸出信號擺幅為500mV在上面結(jié)構(gòu)中加到LVPECL輸入端得信號擺幅變?yōu)?310mV該幅度低于LVPECL的輸入標(biāo)準(zhǔn)。但大多數(shù)LVPECL 電路輸入端有較高的增益。耦合方式如下所示。亠3. 3VF 3V交流耦合方式：LVPECL芯片

3、內(nèi)有直流偏置情況:LVPECL芯片內(nèi)沒有直流偏置情況:LVPECL信號到LVDS信號之間的連接LVPECL到LVDS的連接方式有直流耦合和交流耦合兩種方式。直流耦合方式：LVPECL到LVDS的直流耦合結(jié)構(gòu)需要一個(gè)電阻網(wǎng)絡(luò)，設(shè)計(jì)網(wǎng)絡(luò)時(shí)需要考慮以下幾點(diǎn)：首先，我們知道當(dāng)負(fù)載是50ohm接到VCC-2V時(shí)，LVPECL的輸出性能是最優(yōu)的，因此我們考慮該電阻網(wǎng)絡(luò)應(yīng)該與最優(yōu)負(fù)載等效；然后我們還要考慮該電阻網(wǎng)絡(luò)引入的衰減不應(yīng)太大，LVPECL輸出信號經(jīng)衰減后仍能落在LVDS的有效輸入范圍內(nèi)。注意 LVDS的輸入差分阻抗為100ohm或者每個(gè)單端到虛擬地為 50ohm,該阻抗不提供直流通路，這里意味著LV

4、DS輸入交流阻抗與直流阻抗不等。分壓電阻網(wǎng)絡(luò)如下所示：要完成由LVPECL到LVDS的邏輯轉(zhuǎn)換，需要滿足如下方程式。解方程得：R1=182ohm R2=48ohm R3=48ohm V4 1.14V , RAC=51.8ohm RDC=62.8ohmGain=0.337。連接萬式如下：T, 3V交流耦合情況：LVPECL 到LVDS的交流耦合如下圖所示，LVPECL的輸出端到地需加直流偏置電阻(142ohm到200ohm),同時(shí)信號通道上一定要串接50ohm電阻，以提供一定衰減。LVDS的輸入端到地需加5Kohm電阻，以提供近似 0.86V的共模電壓。LVPECL與 LVPECL信號之間的連接

5、LVPECL與 LVPECL信號之間的連接分為直流耦合方式和交流耦合方式兩種。直流耦合方式：直流耦合時(shí)，LVPECL負(fù)載一般考慮是通過 50ohm接到VCc-2V的電源上，一般該電源是 不存在的，因此通常的做法是利用電阻分壓網(wǎng)絡(luò)做等效電路。等效網(wǎng)絡(luò)如下圖所示：0-電LP-上圖中，各器件應(yīng)滿足如下方程式:vccR2R1 + R2P.1 £ R2 亍石-丸畫R150 VccVcc 2VR2 25 Vcc在3.3V供電時(shí)，電阻按 5%精度選取，R1為130ohm R2為82ohm。而在5V供電時(shí),R1 為 82ohm, R2 為 130ohm,如下圖所示：交流耦合方式：LVPECL在交流耦

6、合輸出到 50ohm的終端負(fù)載時(shí)，要考慮LVPECL的輸出端加一直流偏置 電阻。LVPECL輸出工模電壓需固定在VCC-1.3V，在選擇直流偏置電阻時(shí)僅需該電阻能夠提供14mA到地的通路，這樣R1=(VCC-1.3V)/14mA。在3.3V供電時(shí)，R1=142ohm 5V供電時(shí), R1=270ohm然而這種方式給出的交流負(fù)載阻抗低于50ohm在實(shí)際應(yīng)用種，3.3V供電時(shí)，R1可以從142ohm到200ohm之間選取，5V供電時(shí)，R1可以從270ohm到350ohm之間選取， 原則是讓輸出波形達(dá)到最佳。交流耦合方式如下圖所示：上圖中應(yīng)滿足如下公式:E3 * vccR2 / R3 = 50 Q求斛

7、得到主R2 = 32 Q and R3 = 130 Q + 3.3 vWbHR2 = 68 Q and R3 = 180 Q + 5 V 供#（由上面的公式可知，此種耦合方式的直流功耗比較大，如果對功耗有要求時(shí)，可以用（b） 所示電路。計(jì)算如下：R3 尢 VccR2 / R3 / 50 Q 50 QR2和R3通常選；R2 = 2.7 KQ and R3 = 4,3 KR + 3.3 劃供電寸R2 2,7 KQ and R3 7,8 K? + 5 VLVPECL交流耦合另外有兩種改進(jìn)結(jié)構(gòu)，一種是在信號通路上串接一個(gè)電阻，從而可以 增大負(fù)載阻抗使之接近 50ohm另一種方式是在直流偏置通道上串接電

8、感，以減小該偏置通 道影響交流阻抗。LVPECUt號原理LVPECL 即 Low Voltage Positive Emitter-Couple Logic ，也就是低壓正發(fā)射極耦合邏輯， 使用 3.3V 或 2.5V 電源，LVPECL 是由 PECL 演變而來的，PECL 即 Positive Emitter-Couple Logic，也就是正發(fā)射極耦合邏輯的意思，使用5.0V電源，而PECL是由ECL演變而來的，ECL即Emitter-Couple Logic，也就是發(fā)射極耦合邏輯，ECL有兩個(gè)供電電壓 Vcc和Vee。當(dāng)Vee接地時(shí)，Vcc接正電壓時(shí)，這時(shí)的邏輯稱為PECL;當(dāng)當(dāng)Vcc

9、接地時(shí)，Vee接負(fù)電壓時(shí)，這時(shí)的邏輯成為ECL分類：NECL，Vee 一般接-5.2V電源；一般狹義的 ECL就是指NECL。PECLVcc = 5.&V,o.ovLVPECLVCC = 3.3V.2.5VPECLVCC = 2 5VrVEE-0 .0V2 5VNECLVCC = O.OfV, WEE =-2.5VLVNECLVCC = D.QV, VEE = -3.3VNECLVCC - D.OV, VEE =5.0VECL/PECL/LVPECL 邏輯的優(yōu)點(diǎn):1. 輸出阻抗低（68ohm），輸出阻抗高（可以看作無窮大），所以驅(qū)動(dòng)能力特別強(qiáng)，它可以驅(qū)由于驅(qū)動(dòng)能力強(qiáng)，所以動(dòng)50130o

10、hm特征阻抗的傳輸線而交流特性并沒有明顯的改變。支持更遠(yuǎn)距離的傳輸，所以背板走線或長線纜傳輸基本上都使用ECL邏輯。2.ECL器件對電壓和溫度的變化不如TTL和CMOS器件敏感,ECL時(shí)鐘驅(qū)動(dòng)器產(chǎn)生的各路時(shí)鐘的并發(fā)性更好，skew更小。3.相對于同為差分信號的 LVDS，ECL支持的速率更高，受工藝的限制，LVDS的邏輯很少有高于1.5GHz的應(yīng)用，而ECL可以應(yīng)用高于10GHz的場合，可以說，高于 5GHz 的場合，基本上是 ECL和CML的天下。在所有的數(shù)字電路中，ECL的工作速度最高，其延時(shí)小于1ns,在中小規(guī)模集成電路，高速，超高速數(shù)字系統(tǒng)和設(shè)備中應(yīng)用4.對傳輸線阻抗的適應(yīng)范圍更寬。L

11、VDS屬于電流型驅(qū)動(dòng)，其終端的100ohm匹配電阻兼有產(chǎn)生電壓的功能。因此，為了不改變信號的擺幅，終端電阻的阻值必須取100ohm,為了保證較好的信號完整性， LVDS的傳輸線阻抗也必須精確控制在 50ohm，否則容易 產(chǎn)生反射等SI問題。ECL/PECL/LVPECL 邏輯的缺點(diǎn)：跟它的優(yōu)點(diǎn)一樣，ECL的缺點(diǎn)也很明顯，那就是功耗大，噪聲容限小，抗干擾能力 弱。ECL電路的邏輯擺幅只有 0.8V，直流噪聲容限只有 200mV?？梢哉f，ECL的高速性能 是用高功耗、低噪聲容限為代價(jià)換來的。PECL的標(biāo)準(zhǔn)輸出負(fù)載是 50ohm至VCC-2V的電平上，在這種負(fù)載條件下，OUT+與OUT-的靜態(tài)電平典

12、型值為 VCC-1.3V，OUT+與OUT-的輸出電流為 14mA。PECL的輸出電路結(jié)構(gòu):PECL的輸入是一個(gè)具有高輸入阻抗的差分對，該差分對的共模電壓需要偏置到VCC-1.3V，這樣允許的輸入信號電平動(dòng)態(tài)最大。有的芯片在內(nèi)部已經(jīng)集成了偏置電路，使 用時(shí)直接連接即可，有的芯片沒有加，使用時(shí)需要在芯片外部加直流偏置。PECL的輸入電路結(jié)構(gòu):PECL的邏輯電平指標(biāo):仏小値址大値輸出高電屮Ta=Ot?'05rVcc-1. 025Vcc-O. SBVVcc-l. 083YceHJ. S&V躺出低電平Vcc-1. 81Vcc-1. 62/Ta=M0'Cfcc-L 83Vcc-l

13、. 55V綸人高電平Vcc-l. l'&td帥V輸人低電平Tcc-i. aiVcc-l. 4SVlvdS言號原理LVDS即Low Voltage Differential Signaling的縮寫，是當(dāng)今流行最廣泛的低壓差分信號之一，它具有功耗低、抗擾性好，最新的 LVDS標(biāo)準(zhǔn)能夠?qū)崿F(xiàn)3Gbps以上的數(shù)據(jù)速率。LVDS 信號的擺幅只有 350mV。3.3V LVDS線驅(qū)動(dòng)器的輸入電平對于邏輯0為0.0VDC到0.8VDC、對于邏輯1為2.0VDC到3.0VDC。 0.8VDC和2.0VDC之間的輸入電平公平定義，這意味著 驅(qū)動(dòng)的開關(guān)轉(zhuǎn)換閾值電平也未定義。工業(yè)標(biāo)準(zhǔn)輸出搏 (VDD

14、|功耗LVDSTIA/EIA-6443a125 Gbps± 350 mV低LVPECLN/AW* Gbps± 800 mV屮等diCMLN/A10* Gbps± BDD mV屮等M-LVDSTIA/EIA-S99-250 Mbps土 550 m V低B-LVDS忡猜SOO Mbps土 550 m V低LVDS驅(qū)動(dòng)器中含有一個(gè) 3.5mA的電流源，接收端的輸入阻抗很高，所以，整個(gè)電路電流全 部流過100Q垮接電阻，于是在垮接電阻上產(chǎn)生了350mV的電壓。改變電流的方向即可在垮接電阻上產(chǎn)生相反方向的電壓，以這種方式來產(chǎn)生邏輯1和0。LVDS的優(yōu)點(diǎn)：1. 由于LVDS的

15、電流源始終導(dǎo)通，此特性可以消除開關(guān)噪聲帶來的尖峰和大電流晶體管 不斷開合造成的 EMI干擾。2. 差分線的間距很短， 受到的干擾一樣，所以在接收端進(jìn)行差模運(yùn)算后，干擾正好抵消。3. LVDS差分線中傳輸?shù)碾娏飨嗤较蛳喾?，產(chǎn)生的 EMI很低。CML與 CML言號的連接:CML到CML之間的連接分為兩種情況， 當(dāng)收發(fā)兩端的器件使用相同的電源時(shí)，CML到CML可以采用直流耦合方式， 這時(shí)不需要加任何器件； 當(dāng)收發(fā)兩端器件采用不同電源時(shí)，一般要考慮交流耦合，注意這時(shí)選用的耦合電容要足夠大，以避免在較長連0或連1情況出現(xiàn)時(shí)，接收端差分電壓變小。交流耦合:LVDS到LVDS信號的連接：因?yàn)長VDS的輸

16、入與輸出都是內(nèi)部匹配的，所以LVDS間的連接可以直接連接。CML與LVDS的連接：一般情況下，實(shí)際應(yīng)用中沒有 CML和 LVDS進(jìn)行互聯(lián)的情況，因?yàn)長VDS通常用作并聯(lián)數(shù) 據(jù)的傳輸，數(shù)據(jù)速率為 155MHz 622MHz或1.25GHz,而CML常用來做串行數(shù)據(jù)的傳輸，傳 輸速率為2.5GHz或10GHz。作為特殊情況，下面給出他們互聯(lián)的解決方案。LVDS 至U CML的連接：CML到LVDS的連接:LVPECL與 CML的連接有直流和交流兩種耦合方式。交流耦合方式：在LVPECL兩個(gè)輸出端各加一個(gè)到地的偏置電阻，電阻值選取范圍可以從142ohm至U200ohm=如果LVPECL輸出信號擺幅大

17、于 CML的接收范圍，可以在信號通道上串接一個(gè)25ohm的電阻，這時(shí)CML輸入端的電壓擺幅變?yōu)樵瓉淼?.67倍。交流耦合方式如下圖所示：直流耦合情況:在LVPECL到CML的直流耦合連接方式中需要一個(gè)電平轉(zhuǎn)換網(wǎng)絡(luò)，該電平轉(zhuǎn)換網(wǎng)絡(luò)的作用是匹配LVPECL輸出與CML的輸入共模電壓。一般要求該電平轉(zhuǎn)換網(wǎng)絡(luò)引入的損耗要小， 以保證LVPECL輸出經(jīng)過衰減后仍能滿足 CML輸入靈敏度的要求；另外還要求來自LVPECL 端看到的負(fù)載阻抗近似為 50ohm。下圖為電平轉(zhuǎn)換網(wǎng)絡(luò)。-JLVPECLA |R2 <J|_ MAX38 75該電阻轉(zhuǎn)換網(wǎng)絡(luò)必須滿足如下方程式:R2 V,vft = Vcc-2.0

18、 V -(1)EC + R1 / (R3 4- 50 Q)VB =Voc-0,2 VVcc - R3+ 50 Q Vet - l.ci V)R3 + 50 Qf2in 'R1H R2 U(R3 + 50Q) 50 QGain =-503.125(4)求解上面的方程組，得到R1=182ohm R2=82ohm, Va=1.35V, V b=3.11V, Gain=0.147,Zin=49ohm。直流耦合方式如下圖所示:CML即Current Mode Logic，也就是電流模式邏輯，CML電路主要靠電流驅(qū)動(dòng)，可以說CML是所有高速數(shù)據(jù)接口形式中最簡單的一種，它的輸入與輸出是匹配好的，從而減少了外圍器件，使用時(shí)直接連接就可以，基本上不需要在IC外面做匹配，此特點(diǎn)使單板硬件設(shè)計(jì)更簡單，單