新型結(jié)構(gòu)finFET及其在SRAM電路的應(yīng)用

1、VLSI讀書報(bào)告 張瀟 1101213779新型結(jié)構(gòu)finFET 及其在SRAM電路的應(yīng)用摘要：隨著半導(dǎo)體工藝不斷發(fā)展，CMOS電路尺寸不斷縮小，傳統(tǒng)的體硅工藝已經(jīng)很難再滿足器件和電路的性能和功耗要求。近年來，一種新型器件結(jié)構(gòu)Fin-type field-effect transistors (finFETs)越來越受到人們的關(guān)注，Intel的22nm工藝便采用了這種結(jié)構(gòu)。現(xiàn)在流行的finFET又分為兩種結(jié)構(gòu)：independent-gate finFET (IG-finFET)（又名shorted-gate (SG) finFETs）和 tied-gate finFET（TG-finFET）

2、。其中IG-finFET因其多變的工作方式在靜態(tài)隨機(jī)存儲(chǔ)器（SRAM）電路中受到青睞。RAM電路的數(shù)據(jù)存儲(chǔ)穩(wěn)定性已經(jīng)成為一個(gè)引人關(guān)注的問題。而利用IG-finFET多變的工作方式，基于IG-finFET的SRAM六管單元，能夠減少靜態(tài)和動(dòng)態(tài)功耗，降低延遲，同時(shí)提高數(shù)據(jù)存儲(chǔ)穩(wěn)定性和集成度。關(guān)鍵字：IG-finfET TG-finfET SRAM 功耗 讀取穩(wěn)定性1 新型器件結(jié)構(gòu)的必要性和工藝實(shí)現(xiàn)CMOS工藝的發(fā)展主要體現(xiàn)在器件尺寸的不斷減小上，而在此過程中，不斷增加的亞閾值電流和柵介質(zhì)泄露電流成為了阻礙CMOS工藝進(jìn)一步發(fā)展的主要因素。與傳統(tǒng)的體硅MOSFET相比，finFET器件在抑制亞閾值電

3、流和柵漏電流方面有著絕對的優(yōu)勢。finFET的雙柵或半環(huán)柵和薄的體硅會(huì)抑制短溝效應(yīng)，從而減小亞閾值漏電流。短溝效應(yīng)的抑制和柵控能力的增強(qiáng)，使得finFET器件可以使用比傳統(tǒng)更厚的柵氧化物。這樣，finFET器件的柵漏電流也會(huì)減小。而且，finFET器件的體硅一般是輕摻雜甚至不摻雜的，因此，同傳統(tǒng)的單柵器件相比，載流子遷移率將會(huì)得到提高。finFET器件取代傳統(tǒng)體硅器件將是必然。finFETs for Nanoscale CMOS Digital Integrated Circuits 一文對finFET器件的工藝流程進(jìn)行了簡單的介紹，如下所示：圖1 finFET器件的簡單工藝流程可以看出，這種

4、finFET工藝是在SOI的基礎(chǔ)上進(jìn)行的。其大概流程是這樣的：首先是源漏及溝道的圖形定義；然后長柵氧和柵；再進(jìn)行源漏注入和電極生長?？梢钥闯觯琭inFET工藝流程與體硅器件相比也并不是很復(fù)雜。2 finFET器件結(jié)構(gòu)和電學(xué)特性這部分將對finFET器件的物理和電學(xué)特性做一個(gè)介紹。本文中的finFET均為對稱結(jié)構(gòu)，如圖2所示。這是Independent-Gate and Tied-Gate FinFET SRAM Circuits: Design Guidelines for Reduced Area and Enhanced Stability一文中提到的兩種結(jié)構(gòu)。圖2：finFET結(jié)構(gòu)(a)

5、TG-finFET的3D模型。(b)IG-finFET的3D模型。(c)IG-finFET的俯視圖（溝道長度32nm）。圖2中(a)為TG-finFET，它的柵是連為一體的，所以名叫tied-gate finfET。(b)為IG-finFET，它的柵中間有絕緣體隔離，它的前柵（front gate）和后柵（back gate）是獨(dú)立的，互不干擾，所以叫independent-gate finFET。FinFET Circuit Design一文中也提到了類似的兩種finfET。圖3：finFET結(jié)構(gòu)(a)SG-finFET的3D模型。(b)IG-finFET的3D模型。這篇文獻(xiàn)把IG-finF

6、ET叫做shorted-gate FinFET，而且其IG-finFET也與前面提到的略有不同它的前后柵不是通過絕緣體隔離，而是直接去掉了頂部的柵，從而起到了隔離作用，但基本結(jié)構(gòu)和原理是一致的。finFET的寬度W有垂直柵結(jié)構(gòu)決定（見圖2）。對于一個(gè)只有一個(gè)fin的TG-finFET晶體管，它的最小寬度Wmin是 Wmin = 2 × Hfin + tsi這里，Hfin是finFET的fin的高度，tsi是體硅的厚度，如上圖所示。Hfin是Wmin的主要決定因素，因?yàn)閠si總是很小。當(dāng)晶體管不止擁有一個(gè)fin時(shí)，它的總的寬度Wtotal是Wtotal = n × Wmin

7、= n× (2 × Hfin + Tsi) IG-finfET兩個(gè)獨(dú)立的柵使其有不同的工作方式。（1）TG模式：雙柵連在一起，在相同電壓下工作 ；(2) 低功（LP）耗模式（low-power mode）：前柵接輸入信號而后柵極接無效信號（對于N-finFET，接地；對于P-finFET，接高電平），以減少漏電流，降低功耗(3) IG模式：在這種模式下，前柵接輸入信號，而后柵接任意的信號，對器件特性進(jìn)行調(diào)控。TG工作模式下的兩個(gè)柵極所接信號一致，所以，跟單柵工作模式相比，有較低的柵閾值電壓Vth。不同工作模式下的輸出特性曲線如圖4所示。其中Vgfs是前柵（front gat

8、e）和源端的電勢差，Vgbs是后柵（back gate）和源端的電勢差。圖4 32nm的IG-finfET NMOS器件的輸出特性圖圖5 LP模式下反相器的功耗和延遲與Vgbs的關(guān)系其中，IG模式下的反相器功耗和延遲與Vgbs的關(guān)系如圖5所示，可以進(jìn)一步看出Vgbs對器件和電路性能的調(diào)控。3 finFET SRAM單元本部分將分別介紹TG-finFET和IG-finFET SRAM單元電路。（1）標(biāo)準(zhǔn)TG-finFET SRAM單元對于標(biāo)準(zhǔn)TG-finFET SRAM單元，可以考慮兩個(gè)不同尺寸的TG-finFET SRAM 單元（SRAM-TG1和SRAM-TG2），如圖6所示。SRAM-TG

9、1中的六個(gè)晶體管都是最小尺寸，這對于提高集成度很有利。然而，為了獲得足夠的抗干擾能力和讀取穩(wěn)定性，下拉管應(yīng)該至少有兩個(gè)fin。但是這樣就引發(fā)了高的漏電流功耗和大的電路面積。圖6：TG-finFET SRAM單元（a）SRAM-TG1:所有管子均是最小尺寸（b） SRAM-TG2:下拉管均有兩個(gè)fin。（2）IG-finFET SRAM單元利用IG-finFET的不同工作模式下的器件特性，可以對SRAM單元進(jìn)行改進(jìn)。IG-finFET SRAM單元與TG-finFET SRAM進(jìn)行比較，靜態(tài)漏電流功耗將得到減小，同時(shí)數(shù)據(jù)穩(wěn)定性和電路集成度得到提高。與TG-finFET SRAM單元不同，兩個(gè)IG

10、-finFET SRAM單元的所有晶體管均只有一個(gè)fin。如圖7所示：圖7：IG-finFET SRAM單元（a） SRAM-IG1.（b）SRAM-IG2.在SRAM-IG1單元中，下拉管是TG-finFET，上拉管和存取管是工作在LP模式下的IG-finFET。存取管此時(shí)就成為高閾值電壓器件。在讀取過程中，直接讀取機(jī)制引發(fā)的失調(diào)會(huì)被抑制，而不必增大管子的尺寸。這樣，在最小尺寸的前提下，數(shù)據(jù)穩(wěn)定性得到了提高，關(guān)態(tài)漏電功耗也減小了。在SRAM-IG2單元中，構(gòu)成反相器的管子均是TG-finFET，而存取管是IG-finFET。IG-finFET的柵閾值電壓可以通過選擇性的柵偏壓進(jìn)行調(diào)制。SRA

11、M-IG2提供了兩種數(shù)據(jù)存取機(jī)制。存取管的后柵被一個(gè)讀或?qū)懶盘枺≧W）控制，另前柵被一個(gè)單獨(dú)的寫入信號控制（W）。SRAM-IG2的工作方式如下：在非存取狀態(tài)下，RW和W信號均是低電平。在讀取時(shí)，RW是高，W是低。若節(jié)點(diǎn)1存儲(chǔ)“0”，BL通過N3和N1放電；若節(jié)點(diǎn)2存儲(chǔ)“0”，BLB通過N2和N4放電。存取管N3和N4與N1和N2相比閾值電壓高，導(dǎo)通電阻高。存取管電流減小。外部干擾對數(shù)據(jù)讀取的影響在SRAM-IG2中將得到抑制，從而提高與TG-finFET相比的讀取穩(wěn)定性。在寫入過程中，RW和W均是高電平。N3和N4表現(xiàn)出低閾值電壓，高導(dǎo)電能力。SRAM-IG2的寫入速度跟TG-finFET差

12、不多。若BL放電，BLB充電，節(jié)點(diǎn)1寫入“0”，通過N3被寫入IG-finFET SRAM中。若BL充電，BLB放電，節(jié)點(diǎn)2寫入“0”通過N4被寫入。4 關(guān)鍵性能仿真結(jié)果在Independent-Gate and Tied-Gate FinFET SRAM Circuits: Design Guidelines for Reduced Area and Enhanced Stability一文中，通過MEDICI軟件，對32nm工藝下的兩個(gè)TG-finFET SRAM單元（SRAM-TG1和 SRAM-TG2）和兩個(gè)IG-finFET SRAM單元（SRAM-IG1和 SRAM-IG2）的讀取

13、穩(wěn)定性、漏電功耗、單元面積、動(dòng)態(tài)功耗和延遲等因素進(jìn)行比較。晶體管尺寸在圖6和圖7中已經(jīng)給出。工作狀態(tài)下的數(shù)據(jù)是在70的測得。漏電功耗分別在70和27下測量，以便于得到不同溫度下finfET工藝的漏電功耗。（1）讀取穩(wěn)定性本文中用靜態(tài)噪聲容限（static noise marginSNM）來評判讀取穩(wěn)定性。SNM的定義是：使SRAM單元狀態(tài)發(fā)生反轉(zhuǎn)的最小直流噪聲。四種SRAM單元的SNM如圖8所示。圖8 TG-finFET和IG-finFET讀取的靜態(tài)噪聲容限SRAM-IG1, SRAM-IG2和 SRAMTG2的讀入SNM 與SRAM-TG1相比提高了50%、92%、64%。（2）漏電功耗在7

14、0和27下測量的數(shù)據(jù)如圖9所示：圖9 在70和27下SRAM單元的漏電功耗SRAM單元的漏電功耗由總的有效晶體管寬度所產(chǎn)生的漏電流決定。在SRAM-TG1, SRAM-IG1, SRAM-IG2, 所有的晶體管都是最小尺寸的，所以SRAM-TG1, SRAM-IG1, 和SRAM-IG2的漏電功耗基本相等，并且都小于SRAM-TG2。SRAM-TG2晶體管尺寸增大，自然就引發(fā)漏電功耗的增大。SRAM-IG1 和SRAM-IG2在70°C (27°C)比SRAM-TG2少35% (36%) 。此外，可以看出溫度對電路功耗的影響非常巨大。（3）動(dòng)態(tài)功耗和存取速度與BL連接的訪問

15、存儲(chǔ)器的節(jié)點(diǎn)和氧化層電容對這個(gè)SRAM單元影響最大。BL的長度可由單元版圖的高度來估算。一個(gè)形RC網(wǎng)絡(luò)可以近似SRAM單元。定義讀取延遲為使BL和BLB之間的電壓相差200mV所用的時(shí)間。SRAM的功耗和延遲如圖10所示：圖10 工作狀態(tài)的功耗和延遲，各項(xiàng)比較均以SRAM-TG1為標(biāo)準(zhǔn)（4）工藝漲落本部分通過1500次蒙特卡洛仿真對TG和IG SRAM的工藝變化的影響進(jìn)行估計(jì)。假設(shè)溝道長度、fin的高度、fin的厚度和柵氧厚度都獨(dú)立，且均符合高斯分布。對應(yīng)的漏電功耗分布和SNM分布如圖11和12：圖11：SRAM-TG2, SRAM-IG1,的 SRAMIG2的漏電功耗分布 圖12:SRAM單

16、元的SNM分布SRAM-IG1/2的漏電功耗的平均值和標(biāo)準(zhǔn)差與SRAM-TG2相比分別低35%和41%。另外，SRAM-IG1/2的SNM平均值均比SRAM-TG1高，但方差卻更小。（5）SRAM單元的面積各SRAM單元的版圖及面積如圖13所示：圖13：finFET SRAM單元的版圖(a) SRAM-TG1. (b) SRAMTG2.(c) SRAM-IG1. (d) SRAM-IG2. SRAM-TG1, SRAM-IG1, and SRAMIG2:0.226 m2. SRAM-TG2: 0.254 m2.SRAM-TG1,SRAM-IG1, and SRAM-IG2 的版圖面積較小，因?yàn)?/p>

17、它們的晶體管都只有一個(gè)fin，是最小尺寸的。SRAM-TG2 版圖面積較大，因?yàn)樽鳛橄吕?，它有兩個(gè)fin。 SRAM-TG2 的版圖面積比其他三個(gè)單元大12.5% 。（6）TG/IG SRAM小結(jié)finFET SRAM單元結(jié)構(gòu)，既增加了數(shù)據(jù)讀取的穩(wěn)定性和存儲(chǔ)器的集成度，同時(shí)還減小了靜態(tài)功耗。在本部分中，所有構(gòu)成IG-finFET的六個(gè)晶體管均是最小尺寸。在第一種IG-finFET中，存取管finFET和上拉finFET均是在單柵模式下工作，從而增大了靜態(tài)噪聲容限，與同樣尺寸大小TG-finFET相比增大了50%。在第二種IG-finFET中，存取管finFET柵閾值電壓可以動(dòng)態(tài)調(diào)整。第二種I

18、G-finFET的讀取靜態(tài)噪聲容限與相同尺寸的TG-finFET相比提高了92%。另外，兩種IG-finFET SRAM單元的漏電功耗與相同SNM的TG-finFET SRAM相比降低了36%。使用IG-finFET工藝與相同性能的TG-finFET SRAM 相比版圖面積減小了11%。5 總結(jié)通過對Independent-Gate and Tied-Gate finFET SRAM Circuits:Design Guidelines for Reduced Area and Enhanced Stability、FinFET Circuit Design、FinFETs for Nanoscale CMOS Digital Integrated Circuits三篇文獻(xiàn)的學(xué)習(xí)，首先對finfET結(jié)構(gòu)和SRAM單元有了較為全面的了解，其次對于當(dāng)今CMOS工藝的發(fā)展有了進(jìn)一步的了解，同時(shí)也對于課上所學(xué)的SRAM存儲(chǔ)器有了更深的理解，此外，我還通過此次讀書報(bào)告對工藝和器件的發(fā)展是如何改善電路性能有了一個(gè)直觀的認(rèn)識。隨著CMOS工藝的不斷發(fā)展進(jìn)步，還