實(shí)驗(yàn)二ArchitectureWizard與PACE實(shí)驗(yàn)

1、實(shí)驗(yàn)二 Architecture Wizard與PACE實(shí)驗(yàn) ISE結(jié)構(gòu)向?qū)В╝rchitecture wizard）可快速配置高性能芯片特性，時(shí)鐘向?qū)?Clocking Wizard)功能則支持對(duì)Virtex-II ProTM系列器件進(jìn)行高級(jí)內(nèi)部FPGA時(shí)鐘配置。PACE（ISE引腳和區(qū)域約束編輯器）通過易于使用的圖形接口提供了高級(jí)引腳管理和邏輯區(qū)塊平面規(guī)劃能力，PACE包括了針對(duì)并發(fā)開關(guān)輸出（SSO）的關(guān)鍵工程規(guī)則檢查功能，可幫助確定潛在地反彈問題。1. 實(shí)驗(yàn)?zāi)康模?）熟悉并使用Architecture Wizard； （2）掌握如何例化DCM模塊單元； （3）熟悉并使用PACE。 2.

2、實(shí)驗(yàn)內(nèi)容（1）使用Architecture Wizard生成DCM模塊單元； （2）將例化DCM模塊單元添加到工程； （3）使用PACE進(jìn)行引腳位置鎖定。 3. 實(shí)驗(yàn)背景知識(shí)（1） Architecture Wizard 簡介 設(shè)計(jì)結(jié)構(gòu)向?qū)rchitecture Wizard 是 ISE 集成的設(shè)計(jì)工具，能輔助設(shè)計(jì)數(shù)字時(shí)鐘管理模塊（DCM，Digital Clock Manager）和高速I/O 收發(fā)器（Rocket I/OTM transceivers）。 數(shù)字時(shí)鐘管理模塊DCM是基于Xilinx的其他系列器件所采用的數(shù)字延遲鎖相環(huán)（DLL，Delay Locked Loop）模塊，在時(shí)鐘

3、的管理與控制方面，DCM與DLL相比，功能更強(qiáng)大，使用更靈活。DCM的功能包括消除時(shí)鐘的延時(shí)、頻率的合成、時(shí)鐘相位的調(diào)整等系統(tǒng)方面的需求。DCM的主要優(yōu)點(diǎn)在于： 實(shí)現(xiàn)零時(shí)鐘偏移（Skew），消除時(shí)鐘分配延遲，并實(shí)現(xiàn)時(shí)鐘閉環(huán)控制； 時(shí)鐘可以映射到PCB上用于同步外部芯片，這樣就減少了對(duì)外部芯片的要求，將芯片內(nèi)外的時(shí)鐘控制一體化，以利于系統(tǒng)設(shè)計(jì)。對(duì)于DCM模塊來說，其關(guān)鍵參數(shù)為輸入時(shí)鐘頻率范圍、輸出時(shí)鐘頻率范圍、輸入/輸出時(shí)鐘允許抖動(dòng)范圍等。DCM內(nèi)部是DLL結(jié)構(gòu)，對(duì)時(shí)鐘偏移量的調(diào)節(jié)是通過長的延時(shí)線形成的。DCM的參數(shù)里有一個(gè)phaseshift（相移），可以從0變到255?？梢约僭O(shè)內(nèi)部結(jié)構(gòu)里從c

4、lkin到clk_1x之間應(yīng)該有256根延時(shí)線（實(shí)際上，由于對(duì)不同頻率的時(shí)鐘都可以從0變到255，延時(shí)線的真正數(shù)目應(yīng)該比這個(gè)大得多）。DCM總會(huì)把輸入時(shí)鐘clkin和反饋時(shí)鐘clkfb相比較，如果它們的延遲時(shí)差不等于所設(shè)置的phaseshift，DCM就會(huì)改變?cè)赾lkin和clk_1x之間的延時(shí)線數(shù)目，直到相等為止。這個(gè)從不等到相等所花的時(shí)間，就是輸出時(shí)鐘鎖定的時(shí)間，相等以后，lock_flag標(biāo)識(shí)才會(huì)升高。當(dāng)DCM發(fā)現(xiàn)clkin和clkfb位相差不等于phaseshift的時(shí)候，才去調(diào)節(jié)clk_1x和clkin之間延時(shí)，所以如果clk_1x和clkfb不相關(guān)的話，那就永遠(yuǎn)也不能鎖定了.（2）

5、 PACE 簡介 引腳與區(qū)域約束編輯器 PACE（Pinout and Area Constraints Editor）是一個(gè)具有圖形化接口的約束輸入工具，其主要功能如下： 1）指定引腳分配：設(shè)計(jì)者可以使用引腳分配功能指定 I/O 位置、I/O 組（bank）、I/O 標(biāo)準(zhǔn)和禁止 I/O分配至特定引腳、使用 DRC 檢查 I/O 分配是否正確。 2）附加區(qū)域約束：PACE 能夠以圖形化的方式顯示器件資源和引腳的分布，設(shè)計(jì)者可以編輯區(qū)域約束并觀察邏輯和引腳之間的連接情況。 3）瀏覽設(shè)計(jì)層次：PACEd 設(shè)計(jì)層次瀏覽器能顯示設(shè)計(jì)的層次，以及各層次的資源占用情況，這對(duì)復(fù)雜的設(shè)計(jì)有很重要的作用。 4.

6、 實(shí)驗(yàn)準(zhǔn)備（1）將光盤下03. Examples of Program 實(shí)驗(yàn)程序目錄下的01. ISE9.1 文件夾拷貝到E：盤根目錄下；（2）將 USB 下載電纜與計(jì)算機(jī)及 XUPV2Pro 板的 J8 連接好； （3）將 RS232 串口線一端與計(jì)算機(jī)連接好，另一端與板卡的 J11 相連接； （4）啟動(dòng)計(jì)算機(jī)后，將 XUPV2Pro 板的電源開關(guān) SW11 打開到 ON 上。觀察 XUPV2Pro 板上的2.5V，3.3V，1.5V 的電源指示燈是否均亮,若有不亮的，請(qǐng)斷開電源，檢查電源； （5）打開超級(jí)終端。5. 實(shí)驗(yàn)步驟包括DCM模塊生成、DCM組件例化、管腳分配、超級(jí)終端的使用、UA

7、RT 實(shí)時(shí)時(shí)鐘操作等（1）使用 Architecture Wizard 生成 DCM 模塊單元1）選擇 Start Programs Xilinx ISE 9.1i Project Navigator，進(jìn)入 ISE 的 Project Navigator 環(huán)境； 2）選擇 File Open Project，并指向如下目錄，選擇 arwz_pace.ise 打開工程； Verilog 使用者: E: 01. ISE9.1xupv2pro labs veriloglab 2arwz_pace VHDL 使用者: E: 01. ISE9.1xupv2pro labs vhdllab 2arwz_p

8、ace 3）雙擊 Processes 窗口中的 Creat New Source，彈出新資源向?qū)Т翱?，選擇 IP (CoreGen & Architecture Wizard)，輸入 my_dcm； 圖2-1 操作示意4） 單擊 Next 按鈕，彈出 Select IP 窗口，展開 FPGA Features and Design 和 Clocking目錄，選擇 Single DCM； 圖2-2 操作示意5）單擊 Next 按鈕，顯示新建資源信息，單擊 Finish 按鈕則彈出 Xilinx Clocking WizardGeneral Setup 窗口，選中 CLK0、CLKFX 和 LOC

9、KED，不選中 RST，輸入時(shí)鐘頻率為 100MHz 圖2-3 操作示意6） 單擊 Next 按鈕，彈出 Xilinx Clocking Wizard Clock Buffers 窗口，保持默認(rèn)選項(xiàng)； 圖2-4 操作示意7） 單擊 Next 按鈕，彈出 Xilinx Clocking Wizard Clocking Frequency Synthesizer窗口，輸入 50MHz 輸出頻率； 圖2-5 操作示意8）單擊 Next 按鈕，顯示新建資源信息。單擊 Finish 按鈕則在工程的 Sources 窗口看到 my_dcm.xaw 作為資源添加到工程中，但沒有作為一個(gè)模塊加入頂層設(shè)計(jì)文件中

10、，則需要下一步的例化過程； 圖2-6 操作示意（2）DCM 組件的例化1） 選中 my_dcm.xaw 文件，則在工程的 Processes 窗口雙擊 View HDL Source，在HDL 編輯器中可以看到由 Architecture Wizard 生成的 DCM 的 VHDL 源代碼。此代碼中包含了一個(gè) IBUFG、一個(gè) DCM 和兩個(gè) BUFG 例化的組件。輸入時(shí)鐘CLKIN_IN 驅(qū)動(dòng) IBUFG，輸出的時(shí)鐘與 DCM 相接，CLKFX_BUF 和 CLK0_BUF輸出時(shí)鐘驅(qū)動(dòng) BUFG 組件，所有的 DCM 屬性使用 VHDL generic 語句傳遞； 2）在工程的 Source

11、s 窗口，雙擊 uart_clock.vhd 在 HDL 編輯器中打開源代碼； 3）在工程的 Sources 窗口，選擇 my_dcm.xaw，在 Processes 窗口雙擊 View HDL Instantiation Template 在 HDL 編輯器中打開例化組件的模板。在 HDL 例化范本my_dcm.vhi 中，拷貝組件聲明（從COMPONENT my_dcm 到END COMPONENT）并粘貼到 uart_clock.vhd 代碼中的- Insert DCM component declaration here 注釋的下方； 4） 在 uart_clock.vhd 代碼中的“

12、- Insert DCM component instantiation here”注釋下方，添加如下對(duì)端口的名稱映像完成對(duì)組件的例化： Inst_my_dcm: my_dcm PORT MAP( CLKIN_IN = clk, CLKFX_OUT = clk50MHz, CLKIN_IBUFG_OUT = open, CLK0_OUT = open, LOCKED_OUT = lock );5） 在“-Signals for DCM, as follows:”注釋的下方添加 DCM 的 50MHz 的信號(hào)聲明： signal clk50MHz : std_logic; 6） 在實(shí)體說明里添加

13、 lock 輸出管腳如下： entity uart_clock is Port ( tx : out std_logic; rx : in std_logic; alarm : out std_logic; clk : in std_logic; lock : out std_logic ); end uart_clock; 7） 保存后，my_dcm.xaw 作為一個(gè)模塊加入頂層設(shè)計(jì)文件中； 圖2-7 操作示意（3） 使用 PACE 進(jìn)行管腳分配 1） 在工程的 Sources 窗口，選擇頂層設(shè)計(jì)文件uart_clock.vhd/.v，則在 Processes 窗口，擴(kuò)展 User Cons

14、traints 并雙擊 Assign Package Pins 打開 PACE，在此過程中彈出詢問是否添加 UCF 文件到工程中對(duì)話框，單擊“yes”按鈕。用VHDL做實(shí)驗(yàn)時(shí)，如果PACE沒有自動(dòng)跳出,可把lab2拷到根目錄下再打開工程； 注意：在 PACE 能啟動(dòng)之前必須先進(jìn)行綜合。 2） 在 PACE 中瀏覽 Design Object ListI/O Pins 窗口，可看到所列的信號(hào)名稱和信號(hào)方向是 Output 還是 Input。在 Loc 欄里每個(gè)信號(hào)對(duì)應(yīng)于 FPGA 的管腳， FPGA 的管腳分配需查看光盤數(shù)據(jù)./02.Schmatic 目錄下的原理圖，信號(hào)連接如下：Clk:連接管

15、腳 BANK4,system_clock ,Loc欄中填入AJ15；Lock:連接管腳 BANK3,led_0 , Loc欄中填入AC4；Alarm:連接 BANK3,led_1 , Loc欄中填入AC3；Rx:：連接 MAX3232 的接收串行數(shù)據(jù)管腳 BANK4,RS232_RX_DATA, Loc欄中填入AJ8；Tx：連接 MAX3232 的發(fā)送串行數(shù)據(jù)管腳 BANK4,RS232_TX_DATA, Loc欄中填入AE7。 圖2-8 操作示意3） 保存后出現(xiàn) Bus Delimiter 對(duì)話框，選擇 XST Default，單擊 OK 按鈕。在 Device Architecture 窗

16、口放大直到可以看清每個(gè)管腳； 圖2-9 操作示意Alarm:連接 BANK3,led_1 ；Rx:連接 MAX3232 的接收串行數(shù)據(jù)管腳 BANK4,RS232_RX_DATA；Tx：連接 MAX3232 的發(fā)送串行數(shù)據(jù)管腳 BANK4,RS232_TX_DATA。注意：圖中粉紅色彩條說明管腳在同一個(gè) bank 中。單擊每個(gè)藍(lán)色 I/O 管腳，則對(duì)應(yīng)著 Design Object ListI/O Pins 窗口相應(yīng)的管腳。4） 保存后出現(xiàn) Bus Delimiter 對(duì)話框，選擇 XST Default，單擊 OK 按鈕。單擊菜單欄中的 File Exit，退出 PACE； 5） 單擊工程中

17、 Sources 窗口中的 uart_clock.ucf 文件，然后雙擊 Prosesses 窗口中User Constraints 目錄下的 Edit Constraints (Text)，就可以看到由 PACE 生成的uart_clock.ucf 管腳約束文件； 圖2-10 操作示意（4）檢查 Pad 報(bào)告并打開超級(jí)終端 1） 單擊工程中的 Sources 窗口的 uart_clock.vhd/v 文件，然后打開 Processes 窗口中的 Implement Design 目錄下的 Place & Route 目錄，雙擊 Pad Report。當(dāng) Place & Route 完成后，P

18、ad Report 在 HDL 編輯器中打開，可以看 Pad Report 來確定 I/O信號(hào)管腳約束是否與分配的管腳相匹配； 2） 在開始菜單所有程序附件 通訊中單擊超級(jí)終端，輸入名字并單擊 OK 按鈕，選擇 COM1 作為端口連接，點(diǎn)擊確定按鈕后按照下圖進(jìn)行設(shè)定，最后點(diǎn)擊確定按鈕完成設(shè)定； 圖2-11 操作示意每秒位數(shù)：9600 ；數(shù)據(jù)位：8 ；奇偶校驗(yàn)：無 ；停止位：1 ；數(shù)據(jù)流控制：無 3） 單擊超級(jí)終端菜單中屬性中的設(shè)置，單擊 ASCII 設(shè)置，選中“將換行符附加到傳入行末尾”并單擊確定按鈕。再次單擊確定按鈕退出屬性對(duì)話框； 圖2-12 操作示意（5）程序的下載并操作 UART 實(shí)時(shí)時(shí)鐘 1） 給板卡上電，打開 SW11 開關(guān)； 2） 單擊工程的頂層文件 uart_clock.vhd/v 文件，然后雙擊 Processes 窗口中的Generate Programming File 來生成此工程的 Bitstream 文件并下載到芯片中去； 3） 當(dāng)這個(gè)過程完成后，打開 Generate Programming File 目錄，雙擊 Configure Device (iMPACT)，彈出 iMPACT 對(duì)話框后選擇 Configure Devices using Boundary-Scan (JTAG)，然后單擊 Finish 按鈕；