以太網(wǎng)幀頭檢測(cè)電路設(shè)計(jì)

1、遼東學(xué)院信息技術(shù)學(xué)院可編程邏輯器件原理及應(yīng)用教學(xué)實(shí)習(xí)報(bào)告以太網(wǎng)幀頭檢測(cè)電路設(shè)計(jì)學(xué)生姓名： 學(xué) 號(hào)： 班 級(jí)： B1106 專 業(yè)： 電子信息工程 指導(dǎo)教師： 2014年07月【摘要】以太網(wǎng)幀頭檢測(cè)電路用于100M/10M網(wǎng)絡(luò)物理層芯片MII接口的數(shù)據(jù)恢復(fù)與整理。主要是將輸入的無(wú)數(shù)據(jù)結(jié)構(gòu)的4比特順序數(shù)據(jù)恢復(fù)為本地同步的16比特、具有幀結(jié)構(gòu)的數(shù)據(jù)；驗(yàn)證方法是將一簡(jiǎn)單的ICMP數(shù)據(jù)包保存于本地SRAM，然后將其逐一顯示在LED。本文詳細(xì)介紹了依據(jù)功能要求進(jìn)行電路方案設(shè)計(jì)的過(guò)程，并在此基礎(chǔ)上將整體電路分為數(shù)據(jù)同步模塊完成幀頭捕捉、數(shù)據(jù)恢復(fù)與16比特變換、數(shù)據(jù)保存控制模塊將接收的數(shù)據(jù)保存于本地SRM、數(shù)

2、據(jù)讀取與顯示驅(qū)動(dòng)模塊，同時(shí)例化使用片內(nèi)SRAM，大小為1k。實(shí)現(xiàn)中采用VerilogHDL描述、ModelSim進(jìn)行功能仿真、QuartusII進(jìn)行邏輯綜合和適配下載，最后在Altera公司的芯片cyclone器件上實(shí)現(xiàn)并完成測(cè)試。在此過(guò)程中，根據(jù)任務(wù)書(shū)中的設(shè)計(jì)分工，完整地建立了測(cè)試平臺(tái)，完成了功能和時(shí)序仿真，從而保證了設(shè)計(jì)的功能與時(shí)序的正確性。關(guān)鍵詞：Verilog HDL；FPGA；仿真；MII接口目錄引 言11 總體電路結(jié)構(gòu)設(shè)計(jì)21.1 電路功能與性能21.2 關(guān)鍵功能電路設(shè)計(jì)31.3 電路接口41.4 電路功能框圖41.5 驗(yàn)證方案62 模塊設(shè)計(jì)62.1 數(shù)據(jù)同步與恢復(fù)模塊data_s

3、ync設(shè)計(jì)62.2 計(jì)數(shù)模塊cnt1536設(shè)計(jì)82.3 地址產(chǎn)生模塊add_gen設(shè)計(jì)102.4 長(zhǎng)度鎖存模塊length_cap設(shè)計(jì)123 代碼輸入與仿真133.1 HDL代碼輸入133.2仿真與測(cè)試的功能列表143.3 仿真平臺(tái)構(gòu)建153.4 電路功能仿真結(jié)果163.5 電路后仿真結(jié)果18結(jié)論18參考文獻(xiàn)19附錄A 設(shè)計(jì)源代碼20引 言 近十幾年來(lái)，可編程器件FPGA/CPLD成本的大幅度降低，且隨著EDA技術(shù)的日益普及，F(xiàn)PGA/CPLD以其較好的集成度和穩(wěn)定性、可編程實(shí)現(xiàn)與升級(jí)的特點(diǎn)，在電子設(shè)計(jì)領(lǐng)域得到了越來(lái)越多的應(yīng)用1。 本設(shè)計(jì)要實(shí)現(xiàn)一個(gè)數(shù)據(jù)恢復(fù)電路，完成10/100M以太網(wǎng)物理層M

4、II接口與數(shù)據(jù)包存儲(chǔ)之間的數(shù)據(jù)變換，將其恢復(fù)為16比特的數(shù)據(jù)存入本地SRAM；為便于驗(yàn)證，再將SRAM中的數(shù)據(jù)回顯在LED上。一般情況下實(shí)現(xiàn)該功能已經(jīng)有了現(xiàn)成的芯片可用，這里采用FPGA的方法主要便于進(jìn)一步的數(shù)據(jù)處理，比如可以采用硬件的方法處理某些特定的IP數(shù)據(jù)，甚至是UDP/TCP數(shù)據(jù)，就象本設(shè)計(jì)驗(yàn)證中采用的辦法，直接處理ICMP數(shù)據(jù)包。由此可見(jiàn)可編程邏輯FPGA/CPLD方式實(shí)時(shí)性更好，邏輯可擴(kuò)展性也好，如在FPGA/CPLD中使用CPU核，則有著更明顯的應(yīng)用優(yōu)勢(shì)2。 本設(shè)計(jì)使用Altera的cycleII芯片，開(kāi)發(fā)過(guò)程中采用Altera公司的集成工具QuartusII實(shí)現(xiàn)設(shè)計(jì)?；玖鞒淌?/p>

5、這樣的：首先根據(jù)設(shè)計(jì)任務(wù)要求進(jìn)行方案的設(shè)計(jì)，包括引腳確定、時(shí)序關(guān)系、功能框圖與模塊劃分、數(shù)據(jù)處理流程與方法等；然后依據(jù)模塊設(shè)計(jì)進(jìn)行模塊HDL代碼的輸入與功能仿真，功能仿真采用HDL仿真工具M(jìn)odelsim6.1f；完成功能仿真后，在QuartusII平臺(tái)下進(jìn)行電路的約束與綜合；綜合結(jié)果無(wú)誤后進(jìn)行布局與布線，生成配置文件；在下載前進(jìn)行時(shí)序分析；最后下載、測(cè)試，從而完成設(shè)計(jì)。本設(shè)計(jì)主要完成前端功能設(shè)計(jì)部分，即方案設(shè)計(jì)、代碼輸入、功能仿真。 由于條件所限無(wú)法在現(xiàn)場(chǎng)進(jìn)行接入網(wǎng)絡(luò)驗(yàn)證，本設(shè)計(jì)采用開(kāi)發(fā)板上現(xiàn)有資源進(jìn)行：開(kāi)發(fā)板上具有MII接口的物理層芯片與RJ45接口，我們將其通過(guò)直連線插入電腦網(wǎng)卡，在電腦

6、上用ping命令發(fā)送數(shù)據(jù)，設(shè)計(jì)電路將其捕捉之后會(huì)隨著撥擋開(kāi)關(guān)逐一顯示在LED上。1 總體電路結(jié)構(gòu)設(shè)計(jì) 1.1 電路功能與性能 以太網(wǎng)幀頭檢測(cè)電路功能主要集中在四方面。一是在輸入的順序的、無(wú)數(shù)據(jù)結(jié)構(gòu)的、4比特的數(shù)據(jù)碼流中捕捉幀頭數(shù)據(jù)，依據(jù)IEEE802.3標(biāo)準(zhǔn)應(yīng)該是0xaaab；二是以幀頭數(shù)據(jù)作為標(biāo)準(zhǔn)初始相位，從目的MAC地址數(shù)據(jù)開(kāi)始將數(shù)據(jù)恢復(fù)為16比特?cái)?shù)據(jù)；三是例化一片內(nèi)雙口同步SRAM，利用線路時(shí)鐘將恢復(fù)的數(shù)據(jù)寫(xiě)入，利用本地同步時(shí)鐘將其讀出，完成時(shí)鐘域的切換；四是驅(qū)動(dòng)LED逐一顯示SRAM中的數(shù)據(jù)。電路的具體功能細(xì)節(jié)羅列如下： 1) MII接口輸入數(shù)據(jù)4比特，與其同步的時(shí)鐘25M/2.5M。

7、 2) 本地時(shí)鐘20M，與線路時(shí)鐘完全異步。 3) MII側(cè)數(shù)據(jù)首先進(jìn)行幀頭0xaaab特征碼字圖樣捕捉，連續(xù)捕捉到三次0xa之后, 再捕捉到0xb即認(rèn)為確認(rèn)幀頭，下一個(gè)數(shù)據(jù)即認(rèn)為是目的MAC地址前8比特（MSB）。 4) 幀頭定位之后，從目的MAC地址開(kāi)始進(jìn)行數(shù)據(jù)的變換，將其變?yōu)?6比特的具 有數(shù)據(jù)結(jié)構(gòu)的802.3MAC幀數(shù)據(jù)。 5) 電路內(nèi)設(shè)計(jì)有MAC幀長(zhǎng)度域捕捉電路與幀長(zhǎng)計(jì)數(shù)器，一幀接收完保存成之后給 出接收完成信號(hào)。 6) 恢復(fù)后的數(shù)據(jù)仍然用線路時(shí)鐘將其存入片內(nèi)同步雙口SRAM中，稱為數(shù)據(jù)寫(xiě)入。 7) SRAM中讀出的數(shù)據(jù)直接驅(qū)動(dòng)16個(gè)LED。 8) 完成一次接收后，為避免SRAM中的

8、數(shù)據(jù)被下一幀覆蓋，將接收使能信號(hào)的撥 擋開(kāi)關(guān)關(guān)閉。 9) 讀取SRAM信息時(shí)，地址由外部控制：可以同步復(fù)位、可以增量加一、可以減 一、可以通過(guò)撥擋開(kāi)關(guān)設(shè)定10位任意值；并且SRAM讀取地址通過(guò)7段數(shù)碼管顯示。 因?yàn)樵撛O(shè)計(jì)僅完成接口電路的功能，每次從SRAM中讀取數(shù)據(jù)時(shí)采用手工的方式來(lái)進(jìn)行，數(shù)據(jù)的吞吐量很小，每次使能操作只進(jìn)行一個(gè)MAC幀的處理。當(dāng)正常使用時(shí)，同步側(cè)的時(shí)鐘為20M，處理能力為16bit * 20M = 320 Mbps，足以滿足需要。1.2 關(guān)鍵功能電路設(shè)計(jì) 本電路設(shè)計(jì)的主要難點(diǎn)在于幀頭捕捉與數(shù)據(jù)恢復(fù)。經(jīng)過(guò)功能分析，決定采用移位寄存器的方式進(jìn)行幀頭捕捉，利用數(shù)據(jù)選擇器將移位寄存器

9、中的結(jié)構(gòu)化數(shù)據(jù)提取出來(lái)。根據(jù)MII接口可知，為了捕捉16比特幀頭數(shù)據(jù)0xaaab，必須設(shè)置5級(jí)移位寄存器，每級(jí)移位寄存器由4個(gè)觸發(fā)器構(gòu)成。輸入移位寄存器的數(shù)據(jù)可能具有下面形式中的任何一個(gè)，其中x值為不確定，可能為1，也可能為0；紅色的0/1序列為需要檢測(cè)的比特圖樣0xaaab；藍(lán)色的MAC字樣位MAC幀數(shù)據(jù)。 從圖中可見(jiàn)，待檢測(cè)比特圖樣與MAC數(shù)據(jù)的起始位可能位于4比特的任意位置，但整個(gè)16比特圖樣一定在5級(jí)移位寄存器的20比特當(dāng)中，且順序排列。因此，當(dāng)幀頭數(shù)據(jù)到來(lái)之時(shí)，只要從這20比特中順序選四組16比特序列，一定有一組是定位數(shù)據(jù)。例如上圖a中， 0-15位的16比特是定位數(shù)據(jù)；b中1-16

10、 位的16比特是定位數(shù)據(jù)；c中2-17位的16比特是定位數(shù)據(jù)；d中3-18位的16比特是定位數(shù)據(jù)。當(dāng)4-19位的16比特是定位數(shù)據(jù)時(shí)，移位寄存器前一個(gè)周期就是a中所示的數(shù)據(jù)內(nèi)容，應(yīng)該在上一時(shí)鐘周期捕捉到。 完成幀頭捕捉之后，在20比特中提取定位信息的位置，每隔4個(gè)時(shí)鐘周期就可以提取一次MAC數(shù)據(jù)，完成數(shù)據(jù)的變換。1.3 電路接口 整個(gè)設(shè)計(jì)接口可以分為5部分，分別是線路輸入數(shù)據(jù)和時(shí)鐘、接收使能與接收完成指示信號(hào)、本地同步時(shí)鐘與系統(tǒng)復(fù)位、數(shù)據(jù)顯示接口、地址控制與顯示接口。 需要注意的是，這里的大部分輸入信號(hào)都來(lái)自撥擋開(kāi)關(guān)或者按鍵，與相應(yīng)的時(shí)鐘是異步信號(hào)，使用之前需要對(duì)其進(jìn)行同步化處理。注意撥擋開(kāi)關(guān)

11、設(shè)定讀取SRAM的地址時(shí)，完成撥擋開(kāi)關(guān)設(shè)定后，由一個(gè)控制信號(hào)addr_swc控制完成設(shè)定值的輸入，該信號(hào)由按鍵完成。具體接口如下表1.1所示。1.4 電路功能框圖 依照功能，將電路分為6個(gè)功能模塊：輸入同步模塊data_sync，用于恢復(fù)幀定位和MAC數(shù)據(jù)；MAC幀長(zhǎng)度域捕捉模塊length_cap，用于捕捉MAC幀長(zhǎng)度域；計(jì)數(shù)器模塊cnt1024，用于對(duì)輸入數(shù)據(jù)進(jìn)行計(jì)數(shù)，并根據(jù)幀長(zhǎng)捕捉模塊length_cap得到的MAC幀長(zhǎng)域判斷當(dāng)前幀保存操作結(jié)束；1k字節(jié)同步雙口SRAM模塊，用于保存接收的數(shù)據(jù)；讀地址控制與顯示模塊addr，根據(jù)地址的產(chǎn)生規(guī)則產(chǎn)生地址并顯示于數(shù)碼管；最后是異步信號(hào)處理模塊

12、sig_sync，用于處理異步單比特輸入信號(hào)。電路的功能框圖如下圖1.2所示。 在圖1.2中，模塊data_sync只接收一幀數(shù)據(jù)，接收的機(jī)制是這樣的：當(dāng)電路收到啟動(dòng)命令（rxstart）之后開(kāi)始接收數(shù)據(jù)，完成當(dāng)前幀接收之后cnt1536模塊會(huì)給出接收完成信號(hào)rx_ok，在data_sync模塊中用該信號(hào)上升沿相位關(guān)閉接收模塊，等待下一次接收啟動(dòng)命令，如此循環(huán)。幀頭定位如1.2節(jié)所示，利用移位寄存器的機(jī)制進(jìn)行幀頭鎖定和16比特?cái)?shù)據(jù)的恢復(fù)。該模塊給出16比特MAC數(shù)據(jù)、幀定位信息、有效數(shù)據(jù)指示信號(hào)等。 模塊length_cap主要完成輸入MAC幀中的幀長(zhǎng)度域數(shù)據(jù)的鎖存，根據(jù)IEEE802.3標(biāo)準(zhǔn)

13、中的幀結(jié)構(gòu)，幀長(zhǎng)度域位于第12個(gè)字節(jié)，16比特計(jì)數(shù)器應(yīng)計(jì)到5就可以鎖存該域數(shù)據(jù)，并送到模塊cnt1024中用于產(chǎn)生rxok信號(hào)。 模塊cnt1536是計(jì)數(shù)器（實(shí)際MAC幀長(zhǎng)小于1536，這里只鎖存ping命令產(chǎn)生的ICMP包），該計(jì)數(shù)器由幀頭信號(hào)frm作為初始化信號(hào)；由有效數(shù)據(jù)指示信號(hào)rxdf作為計(jì)數(shù)對(duì)象；當(dāng)計(jì)數(shù)值為6時(shí)（對(duì)應(yīng)MAC幀中的長(zhǎng)度域L/T）輸出1比特高電平脈沖用于長(zhǎng)度域捕捉；當(dāng)計(jì)數(shù)值到達(dá)長(zhǎng)度域數(shù)值后，計(jì)數(shù)停止，給出接收完成指示信號(hào)rxok；計(jì)數(shù)值作為寫(xiě)入數(shù)據(jù)的地址輸出模塊dpsram是雙口同步SRAM，用于數(shù)據(jù)存儲(chǔ)、時(shí)鐘閾之間的變換。如圖1.2，dpsram左側(cè)為線路時(shí)鐘域；右側(cè)為

14、系統(tǒng)時(shí)鐘域。模塊add_gen用于產(chǎn)生讀取存儲(chǔ)SRAM的地址。地址產(chǎn)生有4鐘機(jī)制：復(fù)位時(shí)為0；從任意值開(kāi)始加1遞增，直至0x3ff；從任意值逐一遞減，直至0；或者設(shè)定為0-0x3ff之間的任意值。最后需要將當(dāng)前的地址譯碼驅(qū)動(dòng)7段數(shù)碼管顯示。1.5 驗(yàn)證方案 設(shè)計(jì)的驗(yàn)證主要有兩方面的內(nèi)容：一是代碼輸入過(guò)程中的仿真驗(yàn)證；二是在硬件電路板上的驗(yàn)證。仿真的驗(yàn)證比較簡(jiǎn)單，一方面構(gòu)造MII接口的數(shù)據(jù)流，需要注意的是構(gòu)造不同前導(dǎo)碼相位的輸入碼流；另一方面模擬讀取地址產(chǎn)生的各種信號(hào)，在這些輸入的基礎(chǔ)上查看sram的內(nèi)容、輸出信號(hào)的波形等。板級(jí)驗(yàn)證需要連接電腦網(wǎng)卡，用ping命令發(fā)送數(shù)據(jù)包，利用各種地址產(chǎn)生的方

15、式讀取存在電路中的數(shù)據(jù)，在LED上即可看到各字段的信息以及相對(duì)應(yīng)的位置地址，對(duì)照標(biāo)準(zhǔn)，即可得知接收的數(shù)據(jù)是否正確。2 模塊設(shè)計(jì) 由圖1.2可見(jiàn)，設(shè)計(jì)共有5個(gè)功能模塊，分別是數(shù)據(jù)同步與恢復(fù)模塊data_sync、計(jì)數(shù)模塊cnt1536、長(zhǎng)度域鎖存模塊length_cap、雙端口SRAM模塊dpsram、地址產(chǎn)生模塊addr_gen。這里對(duì)模塊的詳細(xì)功能和時(shí)序關(guān)系進(jìn)行細(xì)致說(shuō)明。2.1 數(shù)據(jù)同步與恢復(fù)模塊data_sync設(shè)計(jì) 輸入數(shù)據(jù)同步與恢復(fù)電路模塊data_sync主要完成幀頭提取、數(shù)據(jù)結(jié)構(gòu)恢復(fù)、數(shù)據(jù)變換的功能，具體如下。 1) 當(dāng)接收使能脈沖rxstart有效時(shí)啟動(dòng)數(shù)據(jù)接收，接收完成信號(hào)rx

16、ok有效后關(guān)閉接 收功能，等待下一次接收使能脈沖rxstart的到來(lái)。 2) 檢測(cè)到幀頭之后給出1比特指示信號(hào)，最少先于MAC數(shù)據(jù)一個(gè)時(shí)鐘周期。 3) 恢復(fù)數(shù)據(jù)16比特，持續(xù)4個(gè)時(shí)鐘周期；目的MAC地址（mac數(shù)據(jù)）作為第一 個(gè)有效數(shù)據(jù)傳送。 4) 恢復(fù)的并行數(shù)據(jù)伴有1比特指示信號(hào)，指示信號(hào)位于4個(gè)時(shí)鐘周期并行數(shù)據(jù)的 第一個(gè)周期。 5) 輸入數(shù)據(jù)可為2.5M，也可為25M，線路時(shí)鐘與之同步。 本模塊的接口信號(hào)如下表2.1所示。數(shù)據(jù)同步與恢復(fù)電路模塊data_sync的RTL級(jí)電路如下圖2.1所示。圖中首先處理接收使能信號(hào)，當(dāng)使能信號(hào)有效時(shí)才進(jìn)行數(shù)據(jù)處理。使能信號(hào)的產(chǎn)生機(jī)制是這樣的：設(shè)計(jì)為了便于

17、驗(yàn)證，每次接收只保存一個(gè)數(shù)據(jù)包，因此接收之前都要手動(dòng)啟動(dòng)一次，接收使能信號(hào)有效時(shí)間就是人工手動(dòng)啟動(dòng)接收到當(dāng)前幀接收完成，等待下一次接收啟動(dòng)信號(hào)后再產(chǎn)生有效信號(hào)。 MII接口輸入數(shù)據(jù)送入5級(jí)移位寄存器，保存的數(shù)據(jù)如圖1.1所示。每次移位操作之后都要在鎖存的20比特中搜尋16比特幀頭圖樣，分別為sr15:0sr18:3，sr19:4應(yīng)該在sr15:0時(shí)捕獲，如下圖所示，產(chǎn)生信號(hào)frmafrmd。 當(dāng)frmafrmd中有一個(gè)信號(hào)有效，表明該信號(hào)對(duì)應(yīng)的相位是后續(xù)數(shù)據(jù)的相位，據(jù)此即可以恢復(fù)正確數(shù)據(jù)。比如數(shù)據(jù)sr15:0中檢測(cè)到幀頭數(shù)據(jù)，則信號(hào)frmd會(huì)有脈沖出現(xiàn)，據(jù)此生成數(shù)據(jù)選擇信號(hào)sel=2b00，從

18、鎖存數(shù)據(jù)中選擇sr19:4（sr15:0下一個(gè)時(shí)鐘周期的數(shù)據(jù)）；若數(shù)據(jù)sr18:3中檢測(cè)到幀頭數(shù)據(jù)，則信號(hào)frma會(huì)有脈沖出現(xiàn)，據(jù)此生成數(shù)據(jù)選擇信號(hào)sel=2b11，從鎖存數(shù)據(jù)中選擇sr22:7（sr18:3下一個(gè)時(shí)鐘周期的數(shù)據(jù)）；其余數(shù)據(jù)也如此恢復(fù)。數(shù)據(jù)的指示信號(hào)直接根據(jù)幀頭信號(hào)將時(shí)鐘4分頻即可。2.2 計(jì)數(shù)模塊cnt1536設(shè)計(jì) 該模塊用于產(chǎn)生輸入MAC幀的數(shù)據(jù)定位信息以及輸入數(shù)據(jù)向雙口SRAM寫(xiě)入時(shí)的地址。主要的功能如下： 1) 計(jì)數(shù)器由clr信號(hào)同步清零，該信號(hào)來(lái)自幀頭指示信號(hào)。 2) 每一次計(jì)數(shù)使能信號(hào)到來(lái)，計(jì)數(shù)器加一計(jì)數(shù)，使之和輸入數(shù)據(jù)順序相對(duì)應(yīng)；使 能信號(hào)來(lái)自四個(gè)時(shí)鐘來(lái)一次的數(shù)據(jù)

19、指示信號(hào)。 3) 計(jì)數(shù)值為6時(shí)，輸出1bit高脈沖，用于鎖存MAC中長(zhǎng)度/類(lèi)型域；4) 當(dāng)計(jì)數(shù)值等于從長(zhǎng)度域中得到的長(zhǎng)度值時(shí)，計(jì)數(shù)器停止，并給出接收完成信號(hào) rxok。 該模塊的功能比較簡(jiǎn)單，需要注意的是當(dāng)初始化之后，輸入的長(zhǎng)度數(shù)據(jù)值為零，數(shù)據(jù)需要計(jì)到6才會(huì)將該數(shù)值取到，這期間要保證計(jì)數(shù)器正常工作；另外，電路工作的過(guò)程當(dāng)中，有可能發(fā)生使能信號(hào)不足6個(gè)，這時(shí)也應(yīng)保證電路下一次數(shù)據(jù)到來(lái)之時(shí)正常工作。cnt1536模塊的接口信號(hào)如下表2.2所示。2.3 地址產(chǎn)生模塊add_gen設(shè)計(jì) 地址產(chǎn)生模塊add_gen主要用來(lái)產(chǎn)生對(duì)雙口同步SRAM的讀操作信號(hào)和相應(yīng)的地址數(shù)據(jù)，并將當(dāng)前的讀操作地址顯示在7段

20、數(shù)碼管中。需要注意的是很多信號(hào)來(lái)自按鈕或者撥擋開(kāi)關(guān)，與接收時(shí)鐘異步。具體如下。 1) 當(dāng)異步信號(hào)add_rst到來(lái)之后，檢測(cè)上升沿并用之同步清零地址。 2) 當(dāng)異步信號(hào)add_swc到來(lái)之后，檢測(cè)上升沿并用之同步鎖存add_sw15:0的數(shù)據(jù) 到輸出地址addr，并產(chǎn)生1bit高脈沖信號(hào)作為讀信號(hào)rd，注意與地址addr相位同步。 3) 當(dāng)異步信號(hào)add_inc到來(lái)之后，檢測(cè)上升沿并用之對(duì)計(jì)數(shù)器進(jìn)行累加操作，輸出 地址addr，并產(chǎn)生1bit高脈沖信號(hào)作為讀信號(hào)rd，與地址addr相位同步。 4) 當(dāng)異步信號(hào)add_dec到來(lái)之后，檢測(cè)上升沿并用之對(duì)計(jì)數(shù)器進(jìn)行遞減操作，輸 出地址addr，并產(chǎn)

21、生1bit高脈沖信號(hào)作為讀信號(hào)rd，與地址addr相位同步。 5) 7段數(shù)碼管的顯示機(jī)制是這樣的：共有8個(gè)7段數(shù)碼管由3bit選擇信號(hào)進(jìn)行掃 描選擇，顯示的時(shí)候，不進(jìn)行bcd碼變換，每個(gè)數(shù)碼管完成4bit數(shù)據(jù)的顯示：10101111可分別由A/B/C/D表示，其中B與數(shù)碼8顯示相同，可用附加P段（小數(shù)點(diǎn)）以示區(qū)別；D與數(shù)碼0顯示相同，同樣附加P段。 本模塊的接口信號(hào)如下表2.3所示。地址產(chǎn)生模塊add_gen主要處理3方面的內(nèi)容：將輸入的異步信號(hào)同步化并產(chǎn)生有效的操作信號(hào)；根據(jù)控制信號(hào)對(duì)地址進(jìn)行累加、遞減、復(fù)位、載入等操作并相應(yīng)產(chǎn)生操作信號(hào)；對(duì)地址數(shù)據(jù)進(jìn)行變換使之能夠在7段數(shù)碼管上顯示。電路圖

22、如下所示。在上圖中，首先對(duì)輸入的異步信號(hào)進(jìn)行同步化處理，然后利用其上升沿產(chǎn)生1bit的控制信號(hào)。注意的是撥擋開(kāi)關(guān)產(chǎn)生的地址不用同步化，在實(shí)際操作中應(yīng)該首先將撥擋開(kāi)關(guān)的位置確定好，然后按下載入按鈕add_swc，因此只需同步載入控制信號(hào)即可。地址操作功能如下流程圖所示。地址數(shù)據(jù)產(chǎn)生之后進(jìn)行數(shù)碼管顯示：利用掃描的方式進(jìn)行數(shù)碼管選擇并將各數(shù)據(jù)位不經(jīng)BCD變換的顯示出來(lái)。2.4 長(zhǎng)度鎖存模塊length_cap設(shè)計(jì) 長(zhǎng)度鎖存模塊length_cap只完成MAC幀中長(zhǎng)度/類(lèi)型域的鎖定數(shù)據(jù)保存。該模塊需要和幀信息計(jì)數(shù)定位模塊協(xié)調(diào)相位。當(dāng)MAC幀中L/T域到來(lái)時(shí)，依據(jù)信號(hào)cnt6指示的相位將數(shù)據(jù)保存下來(lái)。本

23、模塊的接口信號(hào)如下表2.4所示該模塊的數(shù)據(jù)與信號(hào)的相位關(guān)系如下圖所示。3 代碼輸入與仿真 3.1 HDL代碼輸入 電路設(shè)計(jì)完成后，就要進(jìn)入EDA設(shè)計(jì)流程，首先進(jìn)行電路設(shè)計(jì)HDL輸入。設(shè)計(jì)共有五個(gè)子模塊和一個(gè)頂層模塊，另外還有測(cè)試代碼。電路HDL代碼輸入僅是對(duì)前述電路設(shè)計(jì)的描述，相對(duì)較簡(jiǎn)單：根據(jù)1.3節(jié)的電路接口和1.4節(jié)的電路功能框圖進(jìn)行頂層代碼的輸入；根據(jù)第2章模塊設(shè)計(jì)的內(nèi)容及其中的RTL電路圖進(jìn)行模塊代碼的輸入；其中雙口同步SRAM采用FPGA的分布SRAM塊，在HDL描述時(shí)只采用cycleII器件的功能和時(shí)序模型。測(cè)試代碼本章會(huì)詳細(xì)介紹。所有代碼清單見(jiàn)附錄。 3.2仿真與測(cè)試的功能列表

24、功能驗(yàn)證分為兩部分，一部分是電路功能與時(shí)序的軟件仿真，采用Moldsim完成，這是本章主要內(nèi)容；另一部分是將配置文件下載后在開(kāi)發(fā)板上對(duì)設(shè)計(jì)進(jìn)行測(cè)試，通過(guò)開(kāi)關(guān)、按鍵、LED、數(shù)碼管以及示波器、邏輯分析儀等方式進(jìn)行。 功能仿真主要的工作就是模擬外部輸入的信號(hào)，根據(jù)電路需要完成的功能來(lái)構(gòu)造輸入激勵(lì)。設(shè)計(jì)中需要檢查的功能如下，在仿真中需要加載相應(yīng)的激勵(lì)來(lái)驗(yàn)證設(shè)計(jì)是否符合要求。 1) 全局異步復(fù)位功能當(dāng)復(fù)位信號(hào)低有效時(shí)，電路應(yīng)處于復(fù)位狀態(tài)：任何輸入 沒(méi)有響應(yīng)、任何觸發(fā)器的輸出均為初始態(tài)，SRAM的輸出為不定態(tài)；當(dāng)復(fù)位信號(hào)變?yōu)楦唠娖綍r(shí)，電路正常工作。 2) 時(shí)鐘信號(hào)電路具有兩個(gè)工作時(shí)鐘，MII接口信號(hào)的處

25、理與向雙口同步SRAM 寫(xiě)入采用的是線路時(shí)鐘clkl；讀取SRAM數(shù)據(jù)的相關(guān)電路采用的時(shí)鐘為系統(tǒng)時(shí)鐘clks。當(dāng)該時(shí)鐘無(wú)效時(shí)，與之相關(guān)的電路處于靜止?fàn)顟B(tài)，輸出不發(fā)生變化；時(shí)鐘有效后相應(yīng)的電路才會(huì)正常工作。 3) 接收MII數(shù)據(jù)功能MII數(shù)據(jù)流中MAC數(shù)據(jù)起始比特可能位于4比特任何一 位，因此要構(gòu)造至少4幀輸入數(shù)據(jù)，覆蓋MAC數(shù)據(jù)不相同的起始位。 4) 接收啟動(dòng)功能每次接收一幀MAC數(shù)據(jù)之前都要啟動(dòng)接收功能，接收完成之 后電路會(huì)等待啟動(dòng)信號(hào)到來(lái)之后才會(huì)進(jìn)行下一幀的接收；該信號(hào)由按鈕給出，因此相對(duì)于時(shí)鐘相位是任意的。5) MAC幀L/T（長(zhǎng)度/類(lèi)型）域鎖定功能電路具有從輸入數(shù)據(jù)中捕捉提取L/T 域

26、的功能，該域的信息體現(xiàn)在同步SRAM存儲(chǔ)的數(shù)據(jù)深度與輸入數(shù)據(jù)中長(zhǎng)度域數(shù)值一致；因此激勵(lì)應(yīng)盡可能多覆蓋不同的長(zhǎng)度域。 6) 錯(cuò)誤幀的摒棄功能當(dāng)接收功能啟動(dòng)后，如果數(shù)據(jù)的長(zhǎng)度域與真實(shí)的輸入數(shù) 據(jù)長(zhǎng)度不一致，或者捕捉到一個(gè)錯(cuò)誤的幀頭，當(dāng)前幀會(huì)丟棄掉，直到接收到下一個(gè)有效的正確數(shù)據(jù)包。 7) 讀取同步SRAM數(shù)據(jù)的地址同步復(fù)位每一次輸入復(fù)位信號(hào)后，地址都應(yīng)該 被復(fù)位；該信號(hào)應(yīng)該是脈沖有效（上升沿）。 8) 讀取同步SRAM數(shù)據(jù)的地址手工設(shè)定設(shè)定固定地址add_sw之后，地址載 入控制信號(hào)add_swc有效，該設(shè)定地址的數(shù)據(jù)就應(yīng)該被讀取出來(lái)。 9) 讀取同步SRAM數(shù)據(jù)的地址遞增控制從任何地址開(kāi)始，都可

27、控制地址逐一 遞增，至0x3ff之后會(huì)回到0；每遞增一次，相應(yīng)地址的數(shù)據(jù)就應(yīng)該被讀取出來(lái)。 10) 讀取同步SRAM數(shù)據(jù)的地址遞減控制從任何地址開(kāi)始，都可控制地址逐一 遞減，至0后后會(huì)回到0x3ff；每遞減操作一次，相應(yīng)地址的數(shù)據(jù)就應(yīng)該被讀取出來(lái)。 11) 輸入與保存數(shù)據(jù)的LED顯示功能每讀一次特定地址的數(shù)據(jù)，LED應(yīng)該顯示 相應(yīng)的數(shù)據(jù)，數(shù)據(jù)比特為1時(shí)燈被點(diǎn)亮；讀取的地址與輸入數(shù)據(jù)的順序上一致的，因此從激勵(lì)中可知該數(shù)據(jù)是否正確接收或者保存。 12) 讀地址的7段數(shù)碼管顯示功能每對(duì)地址進(jìn)行一次操作（復(fù)位/遞增/遞減/載 入），該地址應(yīng)在7段數(shù)碼管顯示；顯示時(shí)并不進(jìn)行BCD碼的變換，0001001

28、正常顯示，10101111采用字母A/B/C/D/E/F的方式顯示，其中B/D（1011/1101）與8/0（1000/0000）顯示是相同的，為了區(qū)別，顯示B/D時(shí)將P段（小數(shù)點(diǎn)）點(diǎn)亮；16位地址分為4個(gè)數(shù)碼管顯示，每個(gè)數(shù)碼管表達(dá)4比特?cái)?shù)值（0001111），采用掃描的方式進(jìn)行顯示。3.3 仿真平臺(tái)構(gòu)建 仿真激勵(lì)的構(gòu)造只要針對(duì)需要驗(yàn)證的功能即可。這里構(gòu)造一個(gè)測(cè)試平臺(tái)，相應(yīng)文件為frm_align_tb.v，其中將位于文件frm_align_stim.v中的激勵(lì)信號(hào)引入，加載到例化的功能模塊中；由于時(shí)間限制，這里采用查看波形的方式確認(rèn)輸出。 這里激勵(lì)主要有以下的內(nèi)容構(gòu)成：一是MII輸入數(shù)據(jù)，其

29、中包括不同起始位的幀、不同L/T域的幀、會(huì)引起誤定位的幀等。二是兩個(gè)時(shí)鐘信號(hào)、一個(gè)異步復(fù)位信號(hào)。三是接收控制信號(hào)，盡可能覆蓋不同的輸入相位（因?yàn)槭欠抡妫瑹o(wú)法做到與時(shí)鐘沖突）。四是各種讀取地址的產(chǎn)生，包括同步復(fù)位、遞增控制、遞減控制、固定地址載入。 需要查看波形的功能有以下內(nèi)容：一是異步復(fù)位與時(shí)鐘功能，當(dāng)沒(méi)有輸入時(shí)鐘時(shí)所有電路處于靜止?fàn)顟B(tài)；無(wú)論是否有時(shí)鐘，異步復(fù)位都會(huì)有效。二是接收數(shù)據(jù)的恢復(fù)，正常輸出應(yīng)該有正確的幀定位信號(hào)、16比特結(jié)構(gòu)化數(shù)據(jù)、并行數(shù)據(jù)的指示信號(hào)、接收完成信號(hào)，以及各信號(hào)的相位關(guān)系。三是接收數(shù)據(jù)的保存，主要是SRAM的寫(xiě)有效信號(hào)、地址信號(hào)、數(shù)據(jù)信號(hào)，及其相位關(guān)系。四是讀SRAM的

30、地址與讀信號(hào)的產(chǎn)生，主要查看數(shù)據(jù)/地址/度信號(hào)/控制信號(hào)的數(shù)據(jù)及其關(guān)系。五是數(shù)碼管對(duì)地址的顯示。3.4 電路功能仿真結(jié)果 首先仿真最重要的功能數(shù)據(jù)恢復(fù)，輸入激勵(lì)為不同起始bit位的碼流，其中L/T域數(shù)值也不同。這里每次接收都將接收啟動(dòng)信號(hào)有效。圖3.1a 起始位為第1位數(shù)據(jù)恢復(fù)仿真圖3.1b 起始位為第2位數(shù)據(jù)恢復(fù)仿真3.1c 起始位為第3位數(shù)據(jù)恢復(fù)仿真圖3.1d 起始位為第4位數(shù)據(jù)恢復(fù)仿真由圖中的移位寄存器內(nèi)容可見(jiàn)，4個(gè)輸入數(shù)據(jù)包起始位從0到3，檢測(cè)到的幀頭信號(hào)分別為frm0/frm1/frm2/frm3，恢復(fù)的數(shù)據(jù)為16比特。 其次仿真數(shù)據(jù)的存儲(chǔ)，地址信號(hào)、數(shù)據(jù)信號(hào)、控制位的數(shù)據(jù)應(yīng)該和MI

31、I的數(shù)據(jù)順序一致。至此，電路的功能仿真已經(jīng)完成，由上述結(jié)果可以看出，設(shè)計(jì)的功能、信號(hào)相位、狀態(tài)切換均達(dá)到設(shè)計(jì)要求。注意的是異步信號(hào)在仿真時(shí)無(wú)法構(gòu)造與時(shí)鐘沖突的時(shí)序（建立時(shí)間或者是保持時(shí)間不足，那樣會(huì)導(dǎo)致仿真器將未知信號(hào)值向下游傳遞），只能構(gòu)造不同相位的模擬。 因?yàn)榉抡鏁r(shí)可以捕捉到設(shè)計(jì)的所有內(nèi)部信號(hào)，嚴(yán)格追蹤每一個(gè)信號(hào)的輸入輸出，因此結(jié)合電路理論上完全可以保證設(shè)計(jì)的正確性。但是一方面較難真正構(gòu)造覆蓋所有情況的激勵(lì)，另一方面在測(cè)試考慮的時(shí)候難免會(huì)有遺漏，因此還要借助硬件的板級(jí)驗(yàn)證來(lái)最終確認(rèn)設(shè)計(jì)的正確性。 3.5 電路后仿真結(jié)果 電路的后仿真是要在布線完成之后，生成電路網(wǎng)表的仿真模型和標(biāo)準(zhǔn)延時(shí)文件，

32、再在仿真器中進(jìn)行仿真的方法，主要為了查看時(shí)序是否滿足要求。這部分工作只簡(jiǎn)單進(jìn)行了一下：將功能仿真的激勵(lì)施加到網(wǎng)表中，加載延時(shí)文件，得到的結(jié)果同上面的功能仿真是一樣的。而且設(shè)計(jì)過(guò)程中又進(jìn)行了靜態(tài)時(shí)序分析.結(jié)論 本次設(shè)計(jì)經(jīng)過(guò)仿真與板級(jí)的驗(yàn)證，可以正常工作，達(dá)到了設(shè)計(jì)的任務(wù)書(shū)要求。但是由于設(shè)計(jì)內(nèi)容較為簡(jiǎn)單，實(shí)用性稍差，無(wú)法實(shí)現(xiàn)真正的數(shù)據(jù)接收。因此如果有機(jī)會(huì)應(yīng)該將其擴(kuò)展，采用SoPC的模式，將該接口模塊做成一個(gè)IP，掛接到CPU上，利用軟件解析收到的數(shù)據(jù)包，并應(yīng)用來(lái)網(wǎng)絡(luò)協(xié)議進(jìn)行解析和處理，實(shí)現(xiàn)真正的通信，這樣才完美。我希望畢業(yè)設(shè)計(jì)時(shí)能將這部分工作完成。 這次EDA課程設(shè)計(jì)歷時(shí)十天，學(xué)到很多很多的東西。

33、同時(shí)不僅可以鞏固以前所學(xué)過(guò)的知識(shí)，而且學(xué)到了很多在書(shū)本上所沒(méi)有學(xué)到過(guò)的知識(shí)。通過(guò)這次設(shè)計(jì)，進(jìn)一步加深了對(duì)EDA的了解，讓我對(duì)它有了更加濃厚的興趣。特別是當(dāng)每一個(gè)子模塊編寫(xiě)調(diào)試成功時(shí)，都會(huì)很高興。在編寫(xiě)頂層文件的程序時(shí)，遇到了不少問(wèn)題，特別是各元件之間的連接，以及信號(hào)的定義，總是有錯(cuò)誤。排除困難后，程序編譯就通過(guò)了。在波形仿真時(shí)，也遇到了一點(diǎn)困難，想要的結(jié)果不能在波形上得到正確的顯示，后來(lái)，經(jīng)過(guò)屢次的調(diào)試之后，才發(fā)現(xiàn)在寫(xiě)代碼之前對(duì)信號(hào)的相位考慮不足。 通過(guò)這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論，才能真正為

34、社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過(guò)程中遇到問(wèn)題，可以說(shuō)得是困難重重，這畢竟第一次做的，難免會(huì)遇到過(guò)各種各樣的問(wèn)題，同時(shí)在設(shè)計(jì)的過(guò)程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過(guò)的知識(shí)理解得不夠深刻，掌握得不夠牢固。 總的來(lái)說(shuō)，這次設(shè)計(jì)還是比較成功的，在設(shè)計(jì)中遇到了很多問(wèn)題，最后在張老師的辛勤指導(dǎo)下，終于迎刃而解，有點(diǎn)小小的成就感，終于覺(jué)得平時(shí)所學(xué)的知識(shí)有了實(shí)用的價(jià)值，達(dá)到了理論與實(shí)際相結(jié)合的目的，不僅學(xué)到了不少知識(shí)，而且鍛煉了自己的能力，使自己對(duì)以后的路有了更加清楚的認(rèn)識(shí)，同時(shí)，對(duì)未來(lái)有了更多的信心。最后，對(duì)給過(guò)我?guī)椭鸟R老師和所有同學(xué)再次表示忠心的感謝！參考文獻(xiàn) 1 G.

35、 David Ripley.DVI-A Digital Multimedia Technology. 2 Micheal.D.Ciletti,Advanced Digital with the Verilog HDL M. 3 Micheal Keating,Pierre Bricaud.Reuse Methodology for system on a chip 4 杜慧敏 基于Verilog的FPGA設(shè)計(jì)基礎(chǔ) 西安電子科技大學(xué)出版社， 5 求是科技 FPGA數(shù)字電子系統(tǒng)設(shè)計(jì)與開(kāi)發(fā)實(shí)例導(dǎo)航 人民郵電出版社 6 夏宇聞 Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程 北京航空航天大學(xué)出版社 7 高福祥 接口技

36、術(shù) 東北大學(xué)出版社， 8 鄒其洪 EDA技術(shù)實(shí)驗(yàn)教程 中國(guó)電力出版社， 9 李國(guó)麗 諸位用 何劍春 EDA與數(shù)字系統(tǒng)設(shè)計(jì) 機(jī)械工業(yè)出版社，附錄A 設(shè)計(jì)源代碼頂層代碼timescale1ns/1nsmodulefrm_align(din,rxstart,rxok,clkl,clks,rstn,dout,add_rst,add_inc,add_dec,add_sw,add_swc,add_seg7);input3:0din;outputrxok;inputrxstart,clkl,clks,rstn,add_rst,add_inc,add_dec,add_swc;output15:0dout;in

37、put9:0add_swoutput10:0add_seg7;wire3:0din;wirerxstart,clkl,clks,rstn,add_rst,add_inc,add_dec,add_swc;wire15:0dout;wire9:0add_swwire10:0add_seg7;/wire15:0rxd;wirerxdf,frm;/data_syncdata_sync(.din(din),/I3:0.rxstart(rxstart),/I.rxok(rxok),/I.clk(clkl),/I.rstn(rstn),/I.doud(rxd),/O15:0.douf(rxdf),.frm(

38、frm);wire15:0lngth,wadd;wirecnt6;cnt1536cnt1536(.cnten(rxdf),/I.clr(frm),/I.lngth(lngth),/I15:0.cnt6(cnt6),/O.clk(clkl),/I.rstn(rstn),/I.wadd(wadd),/O15:0.rxok ( rxok ) ); / O length_cap length_cap ( .din ( rxd ), / I 15:0 .cnt6 ( cnt6 ), / I .clk ( clkl ), / I .rstn ( rstn ), / I .lngth ( lngth ) )

39、; / O 15:0 / wire15:0 doua ; wire oeb; wire 9:0 addb ; dpsram dpsram ( .dina ( rxd ), / I 15:0 .doua ( doua ), / O 15:0 .adda ( wadd9:0 ), / I 9:0 .wra ( rxdf ), / I .oea ( 1b0 ), / I .clka ( clkl ), / I .dinb ( 16h0 ), / I 15:0 .doub ( dout ), / O 15:0 .addb ( addb ), / I 9:0 .wrb ( 1b0 ), / I .oeb

40、 ( oeb ), / I .clkb ( clks ) ); / I / add_gen add_gen ( .add_sw ( add_sw ), / I 9:0 .add_swc ( add_swc ), / I .add_inc ( add_inc ), / I .add_dec ( add_dec ), / I .add_rst ( add_rst ), / I .add_seg7 ( add_seg7 ), / O 10:0 .addr ( addb ), / O 9:0 .rd ( oeb ), / O .clk ( clks ), / I .rstn ( rstn ) ); /

41、 I / Endmodule數(shù)據(jù)同步代碼module data_sync (din, clk, rxstart, rxok, rstn, doud, douf, frm);input3:0din;inputrxstart,rxok,clk,rstn;output15:0doud;outputdouf;,frm;wire3:0din;wirerxstart,rxok,clk,rstn,frm;reg15:0doud;regdouf;/regrxstart1,rxstart2,rxstart3,rxstarts;always(posedgeclkornegedgerstn)if(!rstn)beg

42、inrxstart1=0rxstart2=0rxstart3=0rxstarts=0endelsebeginrxstart1=rxstartrxstart2=rxstart1rxstart3=rxstart2rxstarts=rxstart3&rxstart2end/regrxok1,rxoks;always(posedgeclkornegedgerstn)if(!rstn)beginrxok1=0rxoks=0endelsebeginrxok1=rxokrxoks=rxok1&rxokend/regrxen;always(posedgeclkornegedgerstn)if(!rstn)rx

43、en=0;elseif(rxstarts)rxen=1b1;elseif(rxoks)rxen=1b0/reg23:0sr;always(posedgeclkornegedgerstn)if(!rstn)sr=0elsesr=sr19:0,din;/wirefrm0,frm1,frm2,frm3;assignfrm0=(sr15:0=16haaab);assignfrm1=(sr16:1=16haaab);assignfrm2=(sr17:2=16haaab);assignfrm3=(sr18:3=16haaab);assignfrm=frm0|frm1|frm2|frm3/#100 add_

44、dec = 0 end / initial begin add_swc = 0 add_sw = 1023; # add_swc = 0 add_sw = 0; #200 add_swc = 1 ; #200 add_swc = 0 ;add_sw = 518; #200 add_swc = 1 ; #200 add_swc = 0 ;add_sw = 517; #200 add_swc = 1 ; #200 add_swc = 0 ;add_sw = 220; #200 add_swc = 1 ; #200 add_swc = 0 ;add_sw = 356; #200 add_swc =

45、1 ; #200 add_swc = 0 ;add_sw = 179; #200 add_swc = 1 ; #200 add_swc = 0 ;add_sw = 83; #200 add_swc = 1 #200 add_swc = 0 add_sw = 427; #200 add_swc = 1 ; #200 add_swc = 0 ;add_sw = 518; #200 add_swc = 1 ; #200 add_swc = 0 ; # add_sw = 772; #200 add_swc = 1 #200 add_swc = 0 end / initial begin rxstart = 0 #35 rxstart = 1 #60 rxstart = 0 #86000 rxstart = 1 #60 rxstart = 0