數(shù)字邏輯電路設(shè)計課程設(shè)計多功能數(shù)字鐘

1、物聯(lián)網(wǎng)1101 3110611002 朱一數(shù)字邏輯電路設(shè)計課程設(shè)計多功能數(shù)字鐘學(xué)院：計算機(jī)科學(xué)與通信工程班級：物聯(lián)網(wǎng)1101學(xué)號：3110611002姓名： 朱一指導(dǎo)老師： 金華提交日期：2012年6月17日一 設(shè)計任務(wù)及要求：（1）、擁有正常的時、分、秒計時功能。（2）、能利用實驗板上的按鍵實現(xiàn)校時、校分及秒清零功能。（3）、能利用實驗板上的揚(yáng)聲器做整點報時。（4）、鬧鐘功能。（5）、在quartus ii中采用層次設(shè)計方法進(jìn)行設(shè)計。（6）、完成全部電路設(shè)計后在設(shè)計板上下載，驗證設(shè)計課題的正確性。二 功能簡介：完成時鐘的計時、調(diào)整，整點報時等基礎(chǔ)功能，完成鬧鐘的設(shè)置、開啟和關(guān)閉功能，整點報時

2、的開啟和關(guān)閉功能，完成時間設(shè)定和顯示功能。三 多功能數(shù)字鐘的總體設(shè)計框圖： 時顯示器 分顯示器 秒顯示器鬧時設(shè)置清零校時校分時十位 時個位分十位 分個位秒十位 秒個位揚(yáng)聲器譯碼器 譯碼器譯碼器 譯碼器譯碼器 譯碼器時計數(shù)器分計數(shù)器秒計數(shù)器muxmux報時電路hadjhaojsclr基準(zhǔn)頻率分頻器dasbsc1hz4hz64hz500hz鬧鐘電路sc四 各模塊電路圖及程序：設(shè)計方案:根據(jù)總體設(shè)計框圖，可以將整個系統(tǒng)分為6個模塊來實現(xiàn)，分別是計時模塊、校時模塊、整點報時模塊、分頻模塊、動態(tài)顯示模塊.（1）計時模塊該模塊的設(shè)計相對簡單，使用一個二十四進(jìn)制和兩個六十進(jìn)制計數(shù)器級聯(lián)，構(gòu)成數(shù)字鐘的基本框架

3、。二十四進(jìn)制計數(shù)器用于計時，六十計時器用于計分和計秒。只要給秒計數(shù)器一個1hz的時鐘脈沖，則可以正常計時。分計數(shù)器以秒計數(shù)器的進(jìn)位作為計數(shù)脈沖，小時計數(shù)器以分計數(shù)器的進(jìn)位作為計數(shù)脈沖。（2）校時模塊校時模塊設(shè)計要求實現(xiàn)校時、校分以及秒清零的功能。 1按下校時鍵，小時計數(shù)器迅速遞增以調(diào)至所需要的小時位。 2按下校分鍵，分?jǐn)?shù)計數(shù)器迅速遞增以調(diào)至所需要的分位。 3按下清零鍵，將秒計數(shù)器清零?？梢赃x擇實驗板上的3個脈沖案件進(jìn)行鎖定。對于此模塊的設(shè)計，有3個需要注意的問題：1在校分時，分?jǐn)?shù)計數(shù)器的計數(shù)不應(yīng)對小時位產(chǎn)生影響，因而需要屏蔽此時分計數(shù)器的進(jìn)位信號以防止小時計數(shù)器計數(shù)。2按鍵抖動的消除所謂“抖動

4、”是指一次按鍵時的彈跳現(xiàn)象，通常實驗板中按鍵所用的開關(guān)為機(jī)械彈跳開關(guān)，由于機(jī)械點的彈性作用，按鍵開關(guān)在閉合時并不能馬上接通，而斷開時也并不能馬上斷開，使得閉合及斷開的瞬間伴隨著一系列的電壓抖動，從而導(dǎo)致本來一次按鍵，希望計數(shù)一次，結(jié)果因為抖動多次計數(shù)多次，且計數(shù)隨機(jī)，這樣就嚴(yán)重影響了時間的校對。3計數(shù)采用1hz的脈沖驅(qū)動計數(shù)器計數(shù)，而校對時間對應(yīng)選用相對高頻率的信號驅(qū)動計數(shù)器以達(dá)到快速校對時間的目的。顯然，這兩種計數(shù)器脈沖之間需要進(jìn)行相應(yīng)的選擇切換。于是將計時和校時模塊合起來的電路是實現(xiàn)示意圖所示。兩種脈沖信號用兩路選擇器進(jìn)行選擇，選擇條件為是否按鍵。按鍵輸出經(jīng)過了消抖處理。二十四進(jìn)制計數(shù)器六

5、十進(jìn)制計數(shù)器六十進(jìn)制計數(shù)器2mux2mux消抖校時消抖校分1hz高頻計數(shù)脈沖分頻 多功能數(shù)字鐘的計時和校時模塊（3）整點報時模塊該模塊的功能要求是：計時到59分50秒時，每兩秒一次低音報時，整點時進(jìn)行高音報時，可以將報時信號接到實驗板上的揚(yáng)聲器輸出。而已不同頻率的脈沖信號區(qū)分低音和高音報時。比如可以用500hz信號進(jìn)行低音報時，1khz信號作為高音報時信號。進(jìn)行報時的條件是計數(shù)器計數(shù)至所需要的時間點，因而需要實現(xiàn)一個比較模塊，將分計數(shù)器和秒計數(shù)器的輸出連至比較輸入端完成比較過程。（4）分頻模塊在本系統(tǒng)中需要用到多種不同頻率的脈沖信號，上至高音報時信號，下至1hz的計時脈沖。所有這些脈沖信號均可

6、以通過一個基準(zhǔn)分頻分頻器產(chǎn)生?；鶞?zhǔn)頻率分頻器就是一個進(jìn)制很大的計數(shù)器，利用計數(shù)器的分頻功能，從不同的輸出為得到所需要的脈沖信號。（5）動態(tài)顯示模塊 時間的顯示需要用到6個數(shù)碼管，如果實驗板上可用的靜態(tài)顯示數(shù)碼管有6個或6個以上則很容易實現(xiàn)，只需要將小時高位到秒低位ginger6組輸出按順序鎖定到6個數(shù)碼管上即可。（6）鬧鐘模塊鬧鐘模塊要求數(shù)字鐘計時到所設(shè)定的任意時間時均能驅(qū)動揚(yáng)聲器報時。該模塊的設(shè)計應(yīng)考慮到以下幾個問題。1 設(shè)定的鬧鐘的時間應(yīng)使用新的計數(shù)器進(jìn)行存儲，與正常的計時互不干擾。2 與正常計時狀態(tài)的顯示切換。可以設(shè)定一個按鍵，用于選擇是將計時時間還是將鬧鐘時間狀態(tài)送動態(tài)顯示模塊。3 應(yīng)

7、實現(xiàn)一個比較模塊，當(dāng)計時到與鬧鐘時間相等時，則驅(qū)動揚(yáng)聲器鳴叫。4 鬧鐘響聲應(yīng)限定在一定時間內(nèi)，比如一分鐘，且在這段時間內(nèi)應(yīng)隨時可以通過按鍵取消鬧時狀態(tài)（揚(yáng)聲器停止鳴叫）。將上述6個功能模塊分別加以實現(xiàn)，再連接成為頂層原理圖，編譯后鎖定管腳下載驗證結(jié)果的正確性。整體電路連接圖：各元器件連接圖或vhdl程序：（1） cnt24：（2） cnt60m （3） cnt60s（4） v24jingzhilibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity v24jingzhi is port( cl

8、k,epet:in std_logic; jh,jm:buffer std_logic_vector(3 downto 0);end v24jingzhi;architecture beha of v24jingzhi isbegin process(clk) begin if(rising_edge(clk) and epet=1)then if(jm=0011 and jh=0010)then jm=0000;jh=0000; else if(jm=1001)then jh=jh+1;jm=0000; else jm=jm+1; end if; end if; end if; end pr

9、ocess;end beha;（5） v60jingzhilibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity v60jingzhi is port( clk,epet:in std_logic; jh,jm:buffer std_logic_vector(3 downto 0);end v60jingzhi;architecture beha of v60jingzhi isbegin process(clk) begin if(rising_edge(clk) and epet=1)t

10、hen if(jm=1001 and jh=0101)then jm=0000;jh=0000; else if(jm=1001)then jh=jh+1;jm=0000; else jm=jm+1; end if; end if; end if; end process;end beha;（6） freq_divider（7） zdbslibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity zdbs is port(mh,ml,sh,sl:in std_logic_vector(3 dow

11、nto 0);sig500,sig1k:out std_logic);end zdbs;architecture beha of zdbs isbegin sig500=1 when mh=0101and ml=1001and sh=0101and (sl=0000or sl=0010or sl=0100or sl=0110or sl=1000)else0; sig1k=1 when (mh=0000and ml=0000and sh=0000and sl=0000)else 0;end beha;（8） nzbslibrary ieee;use ieee.std_logic_1164.all

12、;use ieee.std_logic_unsigned.all;entity nzbs is port(jh,jm,nh,nm:in std_logic_vector(7 downto 0);sig1k:out std_logic);end nzbs;architecture beha of nzbs isbegin sig1k=1 when (jh=nh and jm=nm)else 0;end beha;（9） ndtsmlibrary ieee ;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity nd

13、tsm is port( clk,k3:in std_logic; h,m,s,nh,nm:in std_logic_vector(7 downto 0); seg7out:out std_logic_vector(6 downto 0); sel:buffer std_logic_vector(2 downto 0) );end ndtsm;architecture beha of ndtsm is signal key:std_logic_vector(3 downto 0); begin process(clk) variable dount:std_logic_vector(2 dow

14、nto 0):=000; begin if(rising_edge(clk)then if(k3=0)then if dount=101 then dount:=000; else dount:=dount+1; end if; else if dount=011 then dount:=000; else dount:=dount+1; end if; end if; end if; selkeykeykeykeykeykeynull; end case; else case sel is when 000=keykeykeykeynull; end case; end if; end pr

15、ocess; process (key) begin case key is when0000=seg7outseg7outseg7outseg7outseg7outseg7outseg7outseg7outseg7outseg7outseg7outseg7outseg7outseg7outseg7outseg7outnull; end case; end process; end beha;各模塊連接圖：（1）、計時、校時模塊：（2）、分頻模塊：（3）、整點、鬧鐘報時模塊：（4）、動態(tài)顯示模塊：五、心得體會： 通過本次數(shù)字邏輯電路的設(shè)計，我學(xué)到了很多東西，最重要的是去做好一個東西的心態(tài)，也許在你拿到題目時會覺得困難，但是只要你態(tài)度認(rèn)真，一點一點去實現(xiàn)它，你就肯定會完成的。設(shè)計時最麻煩的就是聯(lián)線了，有時候畫的線