基于單片機(jī)及FPGA的等精度測(cè)頻系統(tǒng)設(shè)計(jì)

1、論文原創(chuàng)性聲明 我以誠(chéng)信聲明： 本人所呈交的論文是我個(gè)人在導(dǎo)師指導(dǎo)下進(jìn)行的研 究工作及取得的研究成果。盡我所知，除了文中特別加以標(biāo)注和致謝的地 方外，論文中不包含其他人已經(jīng)發(fā)表或撰寫過(guò)的研究成果，也不包含為獲 得武漢紡織大學(xué)或其它教育機(jī)構(gòu)的學(xué)位或證書而使用過(guò)的材料。與我一同 學(xué)習(xí)的同學(xué)對(duì)本次寫論文做的貢獻(xiàn)均會(huì)在論文中作了明確的說(shuō)明并表示了 謝意。 作者（簽字）： 簽字日期： 年 月 日 版權(quán)使用授權(quán)書 武漢紡織大學(xué)有權(quán)保存學(xué)位論文的電子和紙質(zhì)文檔，可以借閱或上網(wǎng) 公開本學(xué)位論文的全部或部分內(nèi)容，允許論文被查閱，可以向有關(guān)部門或 機(jī)構(gòu)送交并授權(quán)其保存、借閱或上網(wǎng)公布本學(xué)位論文的全部或部分內(nèi)容。

2、對(duì)于保密論文，按保密的有關(guān)規(guī)定進(jìn)行法律處理。 作者（簽字）： 簽字日期： 年 月 日 指導(dǎo)老師（簽字）： 簽字日期： 年 月 日 目錄 摘摘 要要.III 第一章第一章 概概 論論.1 1.1 課題研究的目的和意義.1 1.2 測(cè)量原理.1 1.3 系統(tǒng)設(shè)計(jì)指標(biāo).3 第二章第二章 硬件電路設(shè)計(jì)硬件電路設(shè)計(jì).3 2.1 系統(tǒng)頂層電路設(shè)計(jì).3 2.2 FPGA 測(cè)頻模塊邏輯設(shè)計(jì).4 2.3 單片機(jī)主控模塊.5 2.4 外圍電路設(shè)計(jì).6 第三章第三章 軟件設(shè)計(jì)軟件設(shè)計(jì).8 3.1 QUARTUS II 概述.8 3.2 VHDL 語(yǔ)言簡(jiǎn)介.10 3.3 頻率計(jì) FPGA 模塊的頂層設(shè)計(jì).10 3.4

3、 頻率計(jì) FPGA 模塊的仿真.12 3.5 單片機(jī)的 C 語(yǔ)言編程.13 第四章第四章 系統(tǒng)測(cè)試系統(tǒng)測(cè)試.14 4.1 測(cè)頻精度分析.14 4.2 實(shí)驗(yàn)測(cè)試數(shù)據(jù).15 結(jié)束語(yǔ)結(jié)束語(yǔ).17 參考文獻(xiàn)參考文獻(xiàn).18 致致 謝謝.19 摘要 本文主要論述了利用 FPGA（Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列） 進(jìn)行測(cè)頻計(jì)數(shù)，單片機(jī)實(shí)施控制實(shí)現(xiàn)頻率計(jì)的設(shè)計(jì)過(guò)程。該頻率計(jì)利用等精度的設(shè)計(jì) 方法，克服了基于傳統(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度隨被測(cè)信號(hào)頻率的下降而降低的 缺點(diǎn)。等精度的測(cè)量方法不但具有較高的測(cè)量精度，而且在整個(gè)頻率區(qū)域保持恒定的 測(cè)試精度。 設(shè)計(jì)中用一塊

4、 FPGA 芯片（型號(hào)為 Cyclone的 EP2C5T144C8N）完成各種時(shí)序邏 輯控制、計(jì)數(shù)功能。在 Quartus平臺(tái)上，用 VHDL 語(yǔ)言編程完成了 FPGA 的軟件設(shè)計(jì)、 編譯、調(diào)試、仿真和下載。用 STC89C52RC 單片機(jī)作為系統(tǒng)的主控部件，實(shí)現(xiàn)整個(gè)電路 的測(cè)試信號(hào)控制，數(shù)據(jù)運(yùn)算處理和控制數(shù)碼管的顯示輸出。系統(tǒng)將單片機(jī)的控制靈活 性及 FPGA 芯片的現(xiàn)場(chǎng)可編程性相結(jié)合，不但大大縮短了開發(fā)研制周期，而且使本系統(tǒng) 具有結(jié)構(gòu)緊湊、體積小，可靠性高，測(cè)頻范圍寬、精度高等優(yōu)點(diǎn)。 文章詳細(xì)論述了系統(tǒng)自上而下的設(shè)計(jì)方法及各部分硬件電路組成及單片機(jī)、FPGA 的軟件編程設(shè)計(jì)。使用杭州康芯

5、KX-7C5T 型 EDA 實(shí)驗(yàn)開發(fā)與電子設(shè)計(jì)學(xué)習(xí)板為主的實(shí) 驗(yàn)環(huán)境下，配合單片機(jī)最小系統(tǒng)對(duì)軟硬件進(jìn)行仿真和驗(yàn)證，達(dá)到了較高的測(cè)量精度和 測(cè)量速度。 關(guān)鍵詞關(guān)鍵詞：FPGA，VHDL，頻率計(jì)，單片機(jī)，STC89C52RC Abstract This paper discusses the use of FPGA (Field Programmable Gate Array, field programmable gate array) to measure the frequency count, single chip implementation of the control design

6、 process to achieve frequency meter. The use of such precision frequency meter design waysto overcome the traditional frequency measurement based on the principle of the measurement precision frequency meter with a decline in the signal frequency decreases the disadvantages.And other precision measu

7、rement method not only has high accuracy, but in the entire frequency region to maintain a constant test accuracy. Design using an FPGA chip (model cyclone II of EP2C5T144C8N) complete a variety of temporal logic control and counting functions. In the Quartus platform, complete with VHDL, FPGA progr

8、amming softwaredesign,compilation,debugging,simulation,and,download.SCM as a system with STC89C52RC main control unit, the entire circuit of the test signal control, data processing and control operations digital display output. System flexibility and control of the microcontroller chip field-progra

9、mmable FPGA combining not only shorten the development cycle development, and make the system compact, small size, high reliability and wide range of frequency measurement, high precision. The article discusses in detail the system and the part of top-down design of hardware circuit and microcontrol

10、ler, FPGA design software programming. Use Hangzhou Hong core KX-7C5T type experimental development and electronic design EDA board based experimental learning environment to meet the minimum system microcontroller simulation and verification of hardware and software to achieve a higher measurement

11、accuracy and measurement speed. Keywords: FPGA, VHDL, frequency meter, microcontroller, STC89C52 一 緒論 1.1 課題研究的目的和意義 測(cè)頻一直以來(lái)都是電子和通訊系統(tǒng)工作的重要手段之一。高精度的測(cè)頻儀有著 廣泛的市場(chǎng)前景。以往的測(cè)頻儀都是在低頻段利用測(cè)周期的方法、高頻段用測(cè)頻率 的方法，其精度往往會(huì)隨著被測(cè)頻率的下降而下降 2。 基于傳統(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度將隨被測(cè)信號(hào)頻率的下降而降低，在實(shí) 用中有較大的局限性，而等精度頻率計(jì)不但具有較高的測(cè)量精度，而且在整個(gè)測(cè)頻 區(qū)域內(nèi)保持恒定的測(cè)試精度。

12、所以等精度頻率計(jì)有研究的價(jià)值。 1.2 測(cè)量原理 等精度測(cè)頻法：其實(shí)現(xiàn)可用主控結(jié)構(gòu)圖 1-1 和波形圖 1-2 來(lái)說(shuō)明3。 EN BCLK CLR BZQ31.0 BZH CLR1 EN BCLK CLR BZQ31.0 TF CLR1 DQ CLR MUX64-8 數(shù)據(jù)輸出通道選擇SEL2.0 SEL2.0 清零信號(hào)CLR 待測(cè)信號(hào)TCLK 預(yù)置門控制信號(hào)CL 100MHZ標(biāo)準(zhǔn)頻率信號(hào)BCLK 外部清零信號(hào)CLR1 32 32 8 3 DATA8.0 START 圖 1-1 等精度頻率計(jì)主控結(jié)構(gòu)圖 圖 1-2 頻率計(jì)測(cè)控時(shí)序 Tpr 計(jì)數(shù)允許周期 圖 1-1 中的“預(yù)置門信號(hào)”CL 由單片機(jī)

13、發(fā)出，CL 的時(shí)間寬度對(duì)測(cè)頻精度幾乎沒 有影響，在此設(shè)其寬度為 Tpr。BZH 和 TF 模塊是兩個(gè)可控的 32 位高速計(jì)數(shù)器，EN 為 它們的技術(shù)允許信號(hào)端，高電平有效。 標(biāo)準(zhǔn)頻率信號(hào)從 BZH 的時(shí)鐘輸入端 BCLK 輸入，設(shè)其頻率為 Fs；經(jīng)放大整形后 的被測(cè)信號(hào)從與 BZH 相似的 32 位計(jì)數(shù)器 TF 的時(shí)鐘輸入端 TCLK 輸入，設(shè)其真實(shí)頻率 值為 Fxe，被測(cè)頻率為 Fx。測(cè)頻原理說(shuō)明如下： 測(cè)頻開始前，首先發(fā)出一個(gè)清零信號(hào) CLR，使兩個(gè)計(jì)數(shù)器和 D 觸發(fā)器清零，同時(shí) 通過(guò)信號(hào) EN，禁止兩個(gè)計(jì)數(shù)器計(jì)數(shù)。這是一個(gè)初始化操作。如果系統(tǒng)啟動(dòng)不能正常清 零，可以由外部的按鍵強(qiáng)制清零。

14、 然后由單片機(jī)發(fā)出允許測(cè)頻信號(hào)，即令預(yù)置門控信號(hào) CL 為高電平（把圖 1-1 和圖 1-2 結(jié)合起來(lái)看） ，這時(shí) D 觸發(fā)器要一直等到被測(cè)信號(hào)的上升沿通過(guò)時(shí) Q 端才被置 1（即令 START 為高電平） ，與此同時(shí)，將同時(shí)啟動(dòng)計(jì)數(shù)器 BZH 和 TF，進(jìn)入圖 1-2 所 示的“計(jì)數(shù)允許周期” 。在此期間，BZH 和 TF 分別對(duì)被測(cè)信號(hào)（頻率為 Fx）和標(biāo)準(zhǔn)頻 率信號(hào)（Fs=100MHz）同時(shí)計(jì)數(shù)。當(dāng) Tpr 秒后，預(yù)置門信號(hào)被單片機(jī)置為低電平，但 此時(shí)兩個(gè)計(jì)數(shù)器仍沒有停止計(jì)數(shù)，一直等到隨后而至的被測(cè)信號(hào)的上升沿到來(lái)時(shí)，才 通過(guò) D 觸發(fā)器將這兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。由圖 1-2 可見，CL

15、的寬度和發(fā)生的時(shí)間都不 會(huì)影響這樣一個(gè)事實(shí)，計(jì)數(shù)使能信號(hào)（START）允許計(jì)數(shù)的周期總是恰好等于待測(cè)信 號(hào) TCLK 的完整周期數(shù)，這正是確保 TCLK 在任何頻率條件下都能保持恒定精度的關(guān) 鍵。而且，CL 寬度的改變以及隨機(jī)的出現(xiàn)時(shí)間造成的誤差最多只有 BCLK 信號(hào)的一個(gè) 時(shí)鐘周期，但是 BCLK 是倍頻后的 100MHz 信號(hào)，則任何時(shí)刻的絕對(duì)測(cè)量誤差只有億 分之一秒5. 被測(cè)頻率值為 Fx，標(biāo)準(zhǔn)頻率為 Fs，設(shè)在一次預(yù)置門時(shí)間 Tpr 中對(duì)被測(cè)信號(hào)計(jì)數(shù)值 為 Nx，對(duì)標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值為 Ns，則下式成立： Nx / Fx = Ns / Fs 由此式可推得： Fx = ( FsNx )

16、/ Ns 最后通過(guò)控制 SEL 選擇信號(hào)和 64 位至 8 位的多路選擇器 MUX64-8，將計(jì)數(shù)器 BHZ 和 TF 中兩個(gè) 32 位數(shù)據(jù)分 8 次讀入單片機(jī)并按式進(jìn)行計(jì)算和結(jié)果顯示。 1.3 系統(tǒng)設(shè)計(jì)指標(biāo) 設(shè)計(jì)并制作出一種數(shù)字頻率計(jì)，其技術(shù)指標(biāo)如下： （1）頻率測(cè)量范圍： 0.1Hz128MHz； （2）輸入電壓幅度： 300mV； （3）輸入信號(hào)波形：任意周期方波信號(hào)； （4）顯示位數(shù)： 8 位 LED 數(shù)碼管顯示； 第二章 硬件電路設(shè)計(jì) 2.1 系統(tǒng)頂層電路設(shè)計(jì) 等精度數(shù)字頻率計(jì)涉及到的計(jì)算包括加、減、乘、除，耗用的資源比較大，用一 般中小規(guī)模的 FPGA 芯片難以實(shí)現(xiàn)。因此，我們選擇

17、單片機(jī)和 FPGA 的結(jié)合來(lái)實(shí)現(xiàn)。 電路系統(tǒng)原理圖如圖 2-1 所示，其中單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制、數(shù)據(jù)處理 和顯示輸出；FPGA 完成測(cè)頻功能。顯示電路采用 7 段 LED 動(dòng)態(tài)顯示，由單片機(jī) P2 口直接驅(qū)動(dòng)4. STC89C52RC 單片機(jī) P0 P27段LED數(shù)碼管 20MHz晶振 倍頻到100MHz 信號(hào)放大整 形電路 待測(cè) 信號(hào) BCLK TCLK FPGA DATA7.0 圖 2-1 系統(tǒng)原理圖 等精度頻率計(jì)主要由由以下幾個(gè)部分構(gòu)成： 信號(hào)放大整形電路：用于對(duì)待測(cè)信號(hào)進(jìn)行放大整形，以便作為 FPGA 的輸入信 號(hào)。 測(cè)頻電路：是測(cè)頻的核心模塊，由 FPGA 擔(dān)任。 單片機(jī)

18、模塊：用于控制 FPGA 的測(cè)頻操作和讀取測(cè)頻數(shù)據(jù)，并發(fā)出相應(yīng)數(shù)據(jù)處 理。安排單片機(jī)的 P0 口直接讀取測(cè)試數(shù)據(jù)?？刂泼顝?P1 口或是 P3 的相關(guān)口線發(fā)出。 20MHz 的標(biāo)準(zhǔn)頻率信號(hào)源：本模塊采用倍頻技術(shù)，倍頻出一個(gè) 100MHz 標(biāo)準(zhǔn)頻 率信號(hào)源，產(chǎn)生 100MHz 的標(biāo)準(zhǔn)頻率給 FPGA 使用。 數(shù)碼管顯示模塊：采用 8 個(gè) 7 段 LED 動(dòng)態(tài)顯示，使用 P2 口作為段信息的輸出， 使用 P1 口的低四位控制串行移位寄存器的三個(gè)輸入及 CLK 端，實(shí)現(xiàn) LED 的動(dòng)態(tài)掃描。 2.2 FPGA 測(cè)頻模塊邏輯設(shè)計(jì) 根據(jù)圖 1-1 和圖 1-2 以及測(cè)頻原理說(shuō)明，可以比較容易地寫出相應(yīng)

19、的 VHDL 功能 描述。圖 2-2 為 VHDL 描述的 RTL 電路圖（圖中 spul 為外部清零信號(hào)，由電源： 220V、50Hz。按鍵輸入）6。 與單片機(jī)的接口按照如下方式連接： 單片機(jī)的 P0 口接 8 位數(shù)據(jù) DATA7.0，負(fù)責(zé)讀取測(cè)頻數(shù)據(jù)； START 信號(hào)輸出到單片機(jī)的 P3.2 口線，通過(guò)中斷的方式來(lái)判斷計(jì)數(shù)是否結(jié)束， 以確定何時(shí)可以讀取數(shù)據(jù)； P1.6，P1.5 和 P1.4 與 SEL2.0相接，用于控制多路數(shù)據(jù)選擇器，當(dāng) SEL 分別 為“000” 、 “001” 、 “010” 、 “011”時(shí)，由低 8 位到高 8 位讀出標(biāo)準(zhǔn)頻率計(jì)數(shù)值； 當(dāng) SEL 分別為“10

20、0” 、 “101” 、 “110” 、 “111”時(shí)，由低 8 位到高 8 位讀出待測(cè) 頻率計(jì)數(shù)值。 圖 2-2 等精度頻率計(jì) FPGA 部分的 RTL 電路圖 P3.3 接清零信號(hào) CLR，高電平有效。每一個(gè)測(cè)頻周期開始，都應(yīng)該首先清零。 P1.7 接預(yù)置門控信號(hào) CL，CL 是由定時(shí)器 T0 產(chǎn)生的一個(gè)周期為 2S 的方波信號(hào)， 即每隔 1S 鐘左右測(cè)試一次頻率，頻率低于 1Hz 后，測(cè)頻的間隔會(huì)大于 1S 鐘， 特別是待測(cè)頻率為 0.1Hz 時(shí)，每隔 10S 鐘測(cè)試一次。 2.3 單片機(jī)主控模塊 STC89C52RC 單片機(jī)是宏晶科技推出的新一代超強(qiáng)抗干擾/高速/低功耗的單片機(jī)， 指令

21、代碼完全兼容傳統(tǒng)的 8051 單片機(jī)，12 時(shí)鐘/機(jī)器周期和 6 時(shí)鐘/機(jī)器周期可以任意 選擇。其封裝有 LQFP44，PDIP40，PLCC44 及 PQFQ44，本設(shè)計(jì)中所使用的是 PDIP40 封裝，圖形如圖 2-3 所示7。 圖 2-3 STC89C52RC 單片機(jī) PDIP40 封裝圖 STC89C52RC 單片機(jī)特點(diǎn)如下： 、增強(qiáng)型 6 時(shí)鐘/機(jī)器周期、12 時(shí)鐘/機(jī)器周期任意設(shè)置。 、工作電壓：5.53.4V（5V 單片機(jī)）/2.03.8V（3V 單片機(jī)） 。 、工作頻率：040MHz，相當(dāng)于普通 8051 單片機(jī)；實(shí)際使用范圍為 080MHz。 、8KB 片內(nèi) Flash 程序

22、存儲(chǔ)器，擦寫次數(shù) 10 萬(wàn)次以上。 、片上集成 512B RAM 數(shù)據(jù)存儲(chǔ)器。 、通用 I/O 口（32/36 個(gè)） ，復(fù)位后為： P1、P2、 P3、P4 是弱上拉/準(zhǔn)雙向口 （與普通 MCS-51 I/O 口功能一樣） ；P0 口是開漏輸出口，作為總線擴(kuò)展時(shí)用，不用加 上拉電阻；P0 口作為 I/O 口用時(shí)，需加上拉電阻。 、ISP 在系統(tǒng)可編程，無(wú)需專用編程器/仿真器，可通過(guò)串口（P30/ P31）直接下 載用戶程序，8KB 程序 3s 即可完成一片。 、芯片內(nèi)置 EEPROM 功能。 、硬件看門狗（WDT） 。 、共 3 個(gè) 16 位定時(shí)器/計(jì)數(shù)器，兼容普通 MCS-51 單片機(jī)的定時(shí)

23、器，其中定時(shí)器 T0 還可以當(dāng)成 2 個(gè) 8 位定時(shí)器使用。 、外部中斷 4 路，下降沿中斷或低電平觸發(fā)中斷，掉電模式可由外部中斷喚醒。 、全雙工異步串行口（UART） ，兼容普通 8051 單片機(jī)的串口。 、工作溫度范圍：075/4085。 除此之外，STC89C52RC 單片機(jī)自身還有很多獨(dú)特的優(yōu)點(diǎn)： 、加密性強(qiáng)， 無(wú)法解密。 、超強(qiáng)抗干擾。主要表現(xiàn)在：高抗靜電（ESD 保護(hù)） ，可以輕松抗御 2KV/4KV 快速脈沖干擾（EFT 測(cè)試） ，寬電壓、不怕電源抖動(dòng)，寬溫度范圍為4085， I/O 口經(jīng)過(guò)特殊處理，單片機(jī)內(nèi)部的電源供電系統(tǒng)、時(shí)鐘電路、復(fù)位電路及看門狗電路 經(jīng)過(guò)特殊處理。 、三大

24、降低單片機(jī)時(shí)鐘對(duì)外部電磁輻射的措施：禁止 ALE 輸出；如選 6 時(shí)鐘/ 機(jī)器周期，外部時(shí)鐘頻率可降一半；單片機(jī)時(shí)鐘振蕩器增益可設(shè)為 1/2gain； 、超低功耗：掉電模式，典型電流損耗0.1A；空閑模式，典型電流損耗為 2mA；正常工作模式，典型電流損耗 4mA7mA。 2.4 外圍電路設(shè)計(jì) 1、電源模塊 整個(gè)電路的供電電源如圖 2-4 所示，220V 交流經(jīng)變壓、整流、濾波后，由一片 78L05 三端穩(wěn)壓器向系統(tǒng)提供+5V 電壓信號(hào)8,9。 圖 2-4 電源模塊 2、LED 數(shù)碼管顯示電路 本設(shè)計(jì)中采用 LED 數(shù)碼管動(dòng)態(tài)顯示。8 位數(shù)碼管采用兩個(gè) 4 位一體的共陽(yáng)型數(shù)碼 管組成；段信息使

25、用單片機(jī)的 P2 控制；為了節(jié)約口線，在位的控制上，采用了一片 74LS138 芯片，把 A，B，C 三個(gè)腳分別用 P1.0、P1.1 及 P1.2 控制，此外把 6 號(hào)腳接 單片機(jī) P1.3 腳，用來(lái)控制數(shù)碼管的亮滅。電路圖如圖 2-5 所示。 圖 2-5 LED 數(shù)碼管顯示電路 3、其他電路 單片機(jī)的時(shí)鐘電路由 12MHz 的晶振提供。FPGA 的標(biāo)準(zhǔn)頻率信號(hào)由 20MHz 的有 源晶振提供。被測(cè)信號(hào)經(jīng)過(guò)放大整形電路調(diào)理后輸入。 第三章 軟件設(shè)計(jì) 3.1 Quartus II 概述 Quartus II 是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境，Altera 是世界最大可

26、編程 邏輯器件供應(yīng)商之一。Quartus II 在 21 世紀(jì)初推出，是 Altera 前一代 FPGA/CPLD 集成 開發(fā)環(huán)境 MAX 十 plus II 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在 Quartus II 上可 以完成 FPGA 開發(fā)的整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方 便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程10。 Altera 的 Quartus II 提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要， 也是單芯片可編程系統(tǒng)(SOPC)設(shè)計(jì)的綜合性環(huán)境和 SOPC 開發(fā)的基本設(shè)計(jì)工具，并為 Altera DSP 開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)

27、境。Quartus II 設(shè)計(jì)工具完全支 持 VHDL, Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL, Verilog 邏輯綜合器。Quartus II 也 可以利用第三方的綜合工具，如 Leonardo Spectrum, Synplify Pro,FPGA Compiler II，并 能直接調(diào)用這些工具。同樣，Quartus II 具備仿真功能，同時(shí)也支持第三方的仿真工 具，如 ModelSim。此外，QuartusII 與 MATLAB 和 DSP Builder 結(jié)合，可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 工具。 Quartus I

28、I 包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器 (Analysis USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY GW IS PORT(BCLK:IN STD_LOGIC; -標(biāo)準(zhǔn)頻率時(shí)鐘信號(hào) TCLK:IN STD_LOGIC; -待測(cè)頻率時(shí)鐘信號(hào) CLR :IN STD_LOGIC; -清零和初始化信號(hào) CL :IN STD_LOGIC; -預(yù)置門信號(hào) SPUL:IN STD_LOGIC; -清零，由按鍵產(chǎn)生信號(hào) START:OUT STD_LOGIC; -起始計(jì)數(shù)標(biāo)識(shí)信號(hào) SEL: I

29、N STD_LOGIC_VECTOR(2 DOWNTO 0); DATA:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END GW; ARCHITECTURE behav of GW IS SIGNAL BZQ:STD_LOGIC_VECTOR(31 DOWNTO 0); SIGNAL TSQ:STD_LOGIC_VECTOR(31 DOWNTO 0); SIGNAL ENA,PUL:STD_LOGIC; -計(jì)數(shù)使能、脈寬計(jì)數(shù)使能 BEGIN START =ENA; DATA =BZQ(7 DOWNTO 0) WHEN SEL=000 ELSE BZQ(15 DOW

30、NTO 8) WHEN SEL=001 ELSE BZQ(23 DOWNTO 16) WHEN SEL=010 ELSE BZQ(31 DOWNTO 24) WHEN SEL=011 ELSE TSQ(7 DOWNTO 0) WHEN SEL=100 ELSE TSQ(15 DOWNTO 8) WHEN SEL=101 ELSE TSQ(23 DOWNTO 16) WHEN SEL=110 ELSE TSQ(31 DOWNTO 24) WHEN SEL=111 ; BZH:PROCESS(SPUL,BCLK,CLR,ENA) BEGIN IF(SPUL=1)THEN BZQ0); ELSIF(

31、CLR=1)THEN BZQ0); ELSIF BCLKEVENT AND BCLK=1 THEN IF ENA=1 THEN BZQ=BZQ + 1 ; END IF; END IF; END PROCESS; TF: PROCESS(SPUL,TCLK,CLR,ENA) BEGIN IF(SPUL=1)THEN TSQ0); ELSIF(CLR=1)THEN TSQ0); ELSIF TCLKEVENT AND TCLK=1 THEN IF ENA =1 THEN TSQ=TSQ + 1; END IF; END IF; END PROCESS; PROCESS(TCLK,CLR) BEG

32、IN -IF(SPUL=1)THEN ENA=0; IF CLR=1 THEN ENA =0; ELSIF TCLKEVENT AND TCLK=1 THEN ENA=CL; END IF; END PROCESS; END behav; 圖 3-1 頻率計(jì)測(cè)試模塊 3.4 頻率計(jì) FPGA 模塊的仿真 對(duì)頻率計(jì)測(cè)試模塊編譯，仿真結(jié)果如圖 3-2 所示11。 圖 3-2 頻率計(jì)測(cè)試仿真波形 從圖 3-2 可以看出，CLR 一個(gè)正脈沖后，系統(tǒng)被初始化。然后 CL 被置為高電平， 但這時(shí)兩個(gè)計(jì)數(shù)器并未開始計(jì)數(shù)（start=0），直到此后被測(cè)信號(hào) TCLK 出現(xiàn)一個(gè) 上升沿，START=1時(shí) 2 個(gè)

33、計(jì)數(shù)器同時(shí)啟動(dòng)分別對(duì)被測(cè)信號(hào)和標(biāo)準(zhǔn)信號(hào)開始計(jì)數(shù)，其 中 BZQ 和 TSQ 分別為標(biāo)準(zhǔn)頻率計(jì)數(shù)器和被測(cè)頻率計(jì)數(shù)器的計(jì)數(shù)值。由圖可見，在 CL 變 為低電平后，計(jì)數(shù)器仍未停止，直到 TCLK 出現(xiàn)一個(gè)上升沿為止，這時(shí) START=0， 可作為單片機(jī)了解計(jì)數(shù)器結(jié)束的標(biāo)識(shí)信號(hào)。仿真波形中 TCLK 和 BCLK 的周期分別設(shè)置 為 10us 和 500ns。由圖可見，計(jì)數(shù)結(jié)果是，對(duì) TCLK 的計(jì)數(shù)值是 3，對(duì) BCLK 的計(jì)數(shù)值 為 60。通過(guò)控制 SEL 就能按照 8 個(gè) 8 位將計(jì)數(shù)器中的 32 位數(shù)讀入單片機(jī)中進(jìn)行計(jì)算。 由公式 Fx = ( FsNx ) / Ns=2MHz3/60=0.1

34、MHz，也就是周期為 10us，可以驗(yàn)證 圖 1-1 描述的等精度測(cè)頻的功能完全正確。 3.5 單片機(jī)的 C 語(yǔ)言編程 單片機(jī)在該系統(tǒng)中，主要是完成整個(gè)測(cè)量電路的測(cè)試控制、數(shù)據(jù)處理和顯示輸出。 系統(tǒng)啟動(dòng)后，如不能正常測(cè)試，可以由按鍵強(qiáng)制性清零。主程序不斷的掃描顯示程序， 并掃描計(jì)數(shù)結(jié)束標(biāo)識(shí) START 是否為零，一旦為零，立即把 FPGA 的兩個(gè)計(jì)數(shù)器技術(shù)結(jié) 果取出、計(jì)算，把計(jì)算的結(jié)果送去顯示。在資源的分配上，除了用于控制 FGPA 的外， P2 口用來(lái)進(jìn)行 LED 數(shù)碼管段信息的處理；P1 口的低四位用來(lái)控制 LED 數(shù)碼管的位 （其中 P1.0，P1.1，P1.2 控制 74LS138 的

35、三個(gè)輸入端 A，B，C 實(shí)現(xiàn) 3-8 譯碼，P1.3 控 制 74LS138 的 CLR 端，用以實(shí)現(xiàn)位的關(guān)和開） ；P3.5，P3.6，P3.7 控制測(cè)頻后的單位顯 示（P3.5 是 MHz，P3.6 是 KHZ） 。主程序主要是用來(lái)顯示和測(cè)頻，流程圖如圖 3-3 所 示16。 開始 初始化 顯示 計(jì)數(shù)結(jié)束？ 取數(shù) 計(jì)算 是 否 圖 3-3 單片機(jī)主程序流程圖 第四章 系統(tǒng)測(cè)試 4.1 測(cè)頻精度分析 由第一章所述的測(cè)量原理可知，本系統(tǒng)的測(cè)頻公式為：Fx = ( FsNx ) / Ns8 其誤差分析如下： 設(shè)所測(cè)頻率值為 Fx，其真實(shí)值為 Fxe，標(biāo)準(zhǔn)頻率為 Fs。在一次測(cè)量中，由于 Fx 計(jì)

36、數(shù)的起停時(shí)間都是由該信號(hào)的上跳沿觸發(fā)的，在 Tpr 時(shí)間內(nèi) Fx 的計(jì)數(shù) Nx 無(wú)誤差； 此時(shí)內(nèi)的計(jì)數(shù) Ns 最多相差一個(gè)脈沖，即|Ns|1 則： Fx/Nx=Fs/Ns Fxe/Nx=Fs/(Ns+Ns) 由此推得： Fx=(Fs/Ns)Nx Fxe=Fs/(Ns+Ns) Nx 根據(jù)相對(duì)誤差公式有： Fxe/Fxe=|Fxe-Fx|/Fxe 可以得： Fxe/Fxe=|Ns|/Ns |Ns|1 |Ns|/Ns1/Ns 即相對(duì)誤差Fxe/Fxe1/Ns 又 Ns=TprFs 由此可知： （1）相對(duì)測(cè)量誤差與頻率無(wú)關(guān)； （2）增大 Tpr 或提高 Fs，可以增大 Ns，減少測(cè)量誤差，提高測(cè)量精度

37、； （3）本測(cè)頻系統(tǒng)的測(cè)量精度與預(yù)置門寬度和標(biāo)準(zhǔn)頻率有關(guān)，與被測(cè)信號(hào)的頻率無(wú) 關(guān)。 在預(yù)置門時(shí)間和常規(guī)測(cè)頻閘門時(shí)間相同而被測(cè)信號(hào)頻率不同的情況下，本測(cè)頻系 統(tǒng)所采用的測(cè)量方法的測(cè)量精度不變。為了恒定測(cè)量精度，可采用高頻率穩(wěn)定度和高 精度晶體振蕩器作標(biāo)準(zhǔn)頻率發(fā)生器。本系統(tǒng)選用了 20MHz 的有源晶振，通過(guò)倍頻技術(shù) 倍頻到 100MHz。 4.2 實(shí)驗(yàn)測(cè)試數(shù)據(jù) 在系統(tǒng)設(shè)計(jì)好后，利用 FPGA 在不同的引腳上發(fā)出標(biāo)準(zhǔn)的頻率值進(jìn)行測(cè)量，結(jié)果 如表 4-1 所示9,10。 表 4-1：FPGA 發(fā)出的標(biāo)準(zhǔn)信號(hào)測(cè)量結(jié)果 信號(hào)產(chǎn)生的引腳被側(cè)信號(hào)參考頻率測(cè)量值誤差 PIN_137150MHz149.9999

38、9MHz0.01% PIN_141100MHz100MHz0.01% PIN_1332MHz2MHz0.01% PIN_121200KHz200KHz0.01% PIN_1122KHz2KHz0.01% PIN_101200Hz200Hz0.01% PIN_1152Hz2Hz0.01% PIN_1130.2Hz0.2Hz0.01% 測(cè)試由信號(hào)源發(fā)出的頻率時(shí)，測(cè)量值如表 4-2 所示。測(cè)量條件：方波，幅度為 Vpp=10V。 表 4-2：SP1641B 型函數(shù)信號(hào)發(fā)生器發(fā)出的信號(hào)測(cè)量結(jié)果 被側(cè)信號(hào)參考頻率測(cè)量值誤差 2.5545MHz2.55481MHz0.01% 908.34KHz908.39

39、519Hz0.01% 91.389KHz91.39225KHz0.01% 8.8354KHz8.83587KHz0.01% 952.67Hz952.73802Hz0.01% 97.86Hz97.87448Hz0.01% 10.63Hz10.63484Hz0.01% 0.943Hz0.94381Hz0.01% 0.365Hz0.36563Hz0.01% 0.12Hz0.11000Hz0.01% 從測(cè)試結(jié)果看，測(cè)量 TTL 電平的方波時(shí)，精度還是很高的。由于放大整形電路沒 有實(shí)現(xiàn)，所以暫時(shí)無(wú)法測(cè)試正弦波。 結(jié)束語(yǔ) 該測(cè)頻系統(tǒng)經(jīng)過(guò)軟硬件設(shè)計(jì)，經(jīng)過(guò)實(shí)驗(yàn)仿真分析及驗(yàn)證，各項(xiàng)功能達(dá)到預(yù)定的設(shè) 計(jì)指標(biāo)。在開

40、發(fā)過(guò)程中，綜合運(yùn)用了 QuartusII、Keil、Protel99SE 等開發(fā)工具，使 用了 VHDL 及 C 語(yǔ)言，在論文寫作及作圖時(shí)還用到了 Word、Visio、畫圖板等軟件。 該系統(tǒng)的特點(diǎn)是克服了傳統(tǒng)的測(cè)頻法或測(cè)周法的不足，能在頻率范圍變化較大時(shí)， 都有比較高的測(cè)量精度。具有以下突出特點(diǎn)： （1）在系統(tǒng)總體設(shè)計(jì)方面，充分利用單片機(jī)和 FPGA 各自的優(yōu)勢(shì)，將測(cè)控的主體 分配給 FPGA，既可滿足測(cè)頻對(duì)速度方面的要求和多 I/O 口的要求，同時(shí)利用單片機(jī)具 有良好的人機(jī)接口和控制運(yùn)算的功能，可以較簡(jiǎn)單地實(shí)現(xiàn)顯示控制和數(shù)據(jù)處理運(yùn)算。 （2）在測(cè)頻方面，由于采用了等精度測(cè)頻法，使該系統(tǒng)具有

41、以下特點(diǎn)：相對(duì)測(cè) 量誤差與被測(cè)頻率的高低無(wú)關(guān)；增大 Tpr 或 Fs 可以增大 Ns，減少測(cè)量誤差，提高測(cè) 量精度；本測(cè)頻系統(tǒng)的測(cè)量精度與預(yù)置門寬度和標(biāo)準(zhǔn)頻率有關(guān)，與被測(cè)信號(hào)的頻率 無(wú)關(guān)。在預(yù)置門時(shí)間和常規(guī)測(cè)頻閘門時(shí)間相同而被測(cè)信號(hào)頻率不同的情況下，本測(cè)頻 系統(tǒng)所采用的測(cè)量方法的測(cè)量精度不變。 （3）在顯示方面，采用動(dòng)態(tài)顯示，簡(jiǎn)化了驅(qū)動(dòng)電路的設(shè)計(jì)。 由于時(shí)間和實(shí)驗(yàn)條件所限，本系統(tǒng)只能測(cè)試方波信號(hào)，且信號(hào)的幅度要大于 3V， 這是因?yàn)樵谟布洗嬖诓蛔?，需要進(jìn)一步的完善和提高。 參考文獻(xiàn) 1潘松，黃繼業(yè). EDA 技術(shù)與 VHDLM.北京：清華大學(xué)出版社，2005 年. 2朱正偉. EDA 技術(shù)及

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