數字后端PR APR 面試終極資料

1、后端試題 1. 老是簡單的問題比較無趣，問一個貌似簡單，但是不容易回答完整的how to fix x-talk violation？如何解決線間干擾？難度：4 （關于難度的定義，在第一題里面）（應該至少有5大類解決辦法，wire spacing, shielding, change layer之類的只算其中1類）答案：1）upsize victim net driver, downsize aggressor net driver2）increase wire space, shielding, change layer，change wire width3）insert butter in

2、victim net能答出以上3條的，在工作中已經基本夠用，但是還有兩個不常用到的，是amd的一個大牛告訴我的。4）把與victim net相連的輸入端改成hi-vth的單元5）改變信號的timing window。這個不易做到，但是也是解決方法2. what are several factors to improve propagation delay of standard cell?哪些因素可以影響標準單元的延遲？難度：3答案：1） pvt2）input transition， output load3）vth3. what would you do in order to not u

3、se certain cells from the library?如何禁止使用庫里面的某些單元？難度：1答案：set_dont_useset_dont_touch4. during the synthesis, what type of wire load model are often used?做rtl綜合時，經常使用的wire load model有哪幾種？難度：2注意：問題是wire load model，不是wire load mode，也不是delay model答案：1）zero wire load model2）基于fanout的傳統(tǒng) wlm3）基于物理位置（距離）的wire

4、 load model，在cadence的rc中叫ple，synopsys叫dc ultra topographical附加問題：what types of delay model are used in digital design? (數字ic設計中有多少種類型的delay model)答案：nldmccsecsm還有一個現(xiàn)在基本不用了的ldm5. how delays are characterized using wlm (wire load model)?使用一般的wlm （不是zero wlm，也不是按照物理位置算的dct），dc是如何計算delay的？難度：2答案：dc在計算延時

5、的時候，net的rc就要根據所選取的wrie load model來計算，計算時和輸出的fanout決定以smic13的smic13_wl10為例wire_load(smic13_wl10) resistance : 8.5e-8; capacitance : 1.5e-4; area : 0.7; slope : 66.667; fanout_length (1,66.667);根據fanout值，由fanout(1,66.667)可以得出互連線長度為66.667，然后根據resistance和capacitance計算出互連線電容為1.5e-4*66.667，互連線電阻為8.5e-8*66

6、.667，當然如果扇出值表中沒有，就會用到slope，例如扇出為3時，此時估算的互連線長度為1*66.667+（3-1）*slope，再計算出rc值，然后dc由此計算net的延時。6. there are source clock clka (create_clock), and generated clock clkb by clka.in pre-cts netlist, there is network latency in clka, how this latency propagates to clkb?in post-cts netlist, what you need to do

7、 for this network latency?假設有兩個時鐘，原始為clka，生成的時鐘為clkb，在沒有時鐘樹的網表中，clka的network latency會自動傳遞到clkb上嗎？clkb的latency如何描述？在生成時鐘樹的網表中，如何處理network latency? clkb的latency又如何描述？難度：3答案：在pre-cts時，clka的network latency會自動傳到clkb上在post-cts時，可以把network latency去掉，通過set_propagated_clock命令，讓工具根據clock tree去計算實際的clock netwo

8、rk latency7. there are source clock clka (create_clock), and generated clock clkb by clka. how do you specify them in cts spec file? assume there is real timing path between clka and clkb.clkb是clka的生成時鐘，在cts的spec文件中如何定義這兩個時鐘？假設clka和clkb之間的ff有時序收斂的要求。難度：3答案：在cts的spec文件中定義 clka 是 root，clkb 為 through p

9、in，再加上那些應該有的skew，transition，insertion delay等就好了，其它的事cts會給你做8. assume in pre-cts sdc, clock uncertainty for setup contains pll jitter + clock tree skew. how do you set clock uncertainty for hold, and how to modify it to post-cts sdc?假設在pre-cts的時序約束中，setup的clock uncertainty是由pll jitter和clock tree skew

10、兩部分組成，那么1）pre-cts的時序約束中，hold的clock uncertainty是什么？2）post-cts的時序約束中，setup和hold的clock uncertainty要做什么樣的修改？難度：2答案：1） pre-cts， setup的clock uncertainty = pll jitter + clock tree skew hold的clock uncertainty = clock tree skew2） post-cts， setup的clock uncertainty = pll jitter hold的clock uncertainty = 09. wha

11、t are various techniques to resolve routing congestion?請詳細解釋解決走線阻塞的問題難度：4提示：1） routing congestion發(fā)生在后端，前端一般不太考慮這個問題，需要后端自己去想辦法解決，但是解決的辦法不只在后端，也有一些方法需要前端的配合2） 阻塞有多種情形，要分別討論，沒有一個統(tǒng)一的解決辦法。能夠把大部分的阻塞情況列舉出來，就已經夠4級的水平啦答案：1）阻塞在ram（macro）之間：可能ram之間的距離沒有計算正確，可以加大ram之間的間距；扭轉ram的方向，使得ram的io pin朝向更容易走線的那邊；如果是多個ra

12、m共用地址或者數據線，盡量把ram的地址數據pin對齊2）阻塞出現(xiàn)在ram和幫助單元交界的地方：在ram周圍加一條halo（keepout）；把ram放在四周，盡量把中間留下的空間變成方形；在有阻塞的地方加一些由小的placement blockage組成的矩陣3）阻塞出現(xiàn)在標準單元的某一塊：也可以加一些由小的placement blockage組成的矩陣；module/instance padding；利用placement guide減少那塊地方的標準單元個數；scan chain reordering也會改善一些阻塞；定義density上限；使用congestion driven的pla

13、cement，并且要求place之后做congestion優(yōu)化；在綜合是禁止使用那些pin太多太密集的標準單元(多半是那些復雜的組合邏輯單元)；請前端使用ram代替觸發(fā)器矩陣；請前端修改算法4）應該盡量減少power route占有的資源，謹慎選擇power mesh使用的金屬層，via的大小等。在detail route完成之后，你如果已經試了各種解決signal congestion的方法，還有少量drc無法解決時，可以考慮切掉部分power mesh10. how do you get better skew/insertion delays in cts (clock tree syn

14、thesis)?如何得到更好的時鐘樹skew和insertion delay難度：4答案：clock mesh 是一種方法。如果是用普通的cts的方法，可以從下面幾個方面著手。不太可能一次就把cts做得很好，要反復調試各種參數，達到最佳效果。1）合理的clock root和through pin。這個看似cts會從sdc自動抓出來，但是并不一定是最好的，特別是多個clock相互有重疊的leaf pin時，要特別注意2）不要用太大或者太小的clock buf/inv3）選用rc最小的金屬層。如果上面rc最小的金屬層已經被占用，比如rc最小的top，top-1已經不夠clock net時，而top

15、-2到layer2都是一樣的rc時，可以選用layer3/4。為什么不用更高層哪？因為這樣既照顧了layer2/1的pin，有不用太多的via到更高層4）如果用double width clock wire，可以適當增大clock buf/inv的size5）合理的max fanout。有時clock buf/inv的fanout可以超過max_fanout的限制6）不要把skew設得太小7）min_insertion_delay = 0ns8）合理的transition time,不要太小9）使用postcts的cts opt10）做clock tree時，就直接把clock net走線完成

16、11. if giving total standard cell gate count, all memory macro list including memory type, bit width and depth, all other macro with real size, and io type and total number. how do you estimate the die size?如果告訴你標準單元的門數，所有內存的類型和邏輯大小，其他ip的實際大小，以及io cell的種類和數量，你如何估算整個芯片的面積？難度：3答案：io neck 和 core neck 一

17、般稱作 io limited 和 core limited，io limited ：這個芯片的面積是因為io個數限制（太多），而不得不做得那么大。core部分其實用不了那么大。這時面積計算就簡化為每邊io個數的計算了。core limited：芯片面積是有core部分的決定的，io沒有那么多在core limited情況下，die size的估算如下：芯片面積 = core面積+ power ring面積 +pad ring面積core面積 = ram面積 + 其他macro面積 + 標準單元面積ram面積 = ram 自身的面積 + ram power ring面積 + keepout面積

18、+ mbist面積ram自身的面積可以通過memory compiler或者查datasheet得到，有些ram 可以不要power ring。如果要的話，按照power mesh的寬度 x ram的長寬 x 2 = 面積keepout + mbist 的面積一般是ram自身面積的10%其他macro的面積，比如pll，adc，dac等，直接把面積加起來，再留35%的keepout面積就好了標準單元的面積=（預估的gate count x 每個gate的面積）/ utilizationutilization與使用的金屬層數和設計的用途有關，簡單地計算方法是5層metal：50%6層metal：

19、60%7層metal：70%8層metal：80%以上不包括power專用的金屬層如果設計是多媒體芯片，一般可以增加35% utilizaion，如果是網絡芯片，則要減少35%12. what is pros and cons of using buffer and invters in cts?cts中使用buffer和inverter的優(yōu)缺點是什么？難度：3答案：使用buf：優(yōu)點：邏輯簡單，便于post-cts對時鐘樹的修改缺點：面積大，功耗大，insertion delay大使用inv：優(yōu)點：面積小，功耗小，insertion delay小，對時鐘duty cycle有利缺點：不易做時鐘

20、樹的修改13. if giving two physical dies as below, and ask you select one of them. how do you pick it up? explain the reason please.（1） width = 2 x height(2) height = 2 x width如果從下面的兩個芯片中選一個給你做后端設計，你選哪個？請說明選擇的理由？（1） 寬 = 2倍的長（2） 長 = 2倍的寬難度：2答案：去除不太好用的layer（比如metal1）和power專用layer（比如rdl）后，比較剩下的layer可以提供的h和v

21、的routing resource，如果h的多，就選寬的，反之，就選高的。14. if the design is io limited, how to reduce the die size?因為io太多而導致芯片面積過大，有什么方法減小面積？難度：2答案：1）stagger io，2重io 可以算一個方法2）io可以不全放到四邊，只要封裝沒問題就行啦 - flip chip 算第二個方法3）如果有多套iocell可以選擇，盡量選瘦的4）調整芯片的長寬比15. giving the schematic and delay in attached picture, calculate the

22、wc setup slack at d pin of f2, and bc hold slack at d pin of f4如圖所示電路，時鐘和延遲，計算到f2輸入端d的setup slack，到f4輸入端d的hold slack難度：3答案：f2輸入端d的setup slack是(8+0.5-0.3)-(0.7+7.0)=0.5f4輸入端d的hold slack是(0.2+0.2)-(0.2+0.2+0.1)=-0.116. using the same logic as question #17, considering ocv on clock path only, which clo

23、ck buffer will be used for ocv derating calculation and which clock buffer will not (a.k.a. cppr)?如果考慮clock path的ocv,在第17題的電路里面，哪幾個時鐘buf要被用來計算ocv的derating，哪幾個不用（又叫cppr）？暫不考慮x-talk產生的incremental delay難度：2答案：c1 c2不用算入derating(應該是也計算過,但是會通過crpr彌補),c3,c4,c5 要計算derating附錄：以下是幾個概念的通俗解釋。ocv：因為制造工藝的限制，同一芯片上

24、不同位置的單元會有一點差異，這就是ocv?，F(xiàn)在還有l(wèi)ocv和aocv，暫且不提。derating：是計算ocv的一種簡單方法，在某個單一條件下，比如wc或者bc，把指定path的延遲放大或者縮小一點，這個比率就是derating。注意，這里要強調的是某個單一條件，要么是wc,要么是bc，不能把wc和bc混在一起，再ocv，因為那樣太悲觀，實際上是很難發(fā)生的。除了derating以外，在使用incremental sdf的時候，也會對ocv發(fā)生作用。這是明天的問題，比較有難度。cppr：一條path的start flop和end flop的時鐘路徑，有時會有一部分是重合的，重合的部分不應該算oc

25、v（注意，這里假設沒有使用incremental sdf），這就叫cppr17. continue from question #18. because there is cppr, the ocv derating on clock path c1 and c2 are canceled. now giving incremental delay caused by x-talk at net between c1 and c2. please use the derating to calculate the difference of clock path delay from c1 t

26、o c2 (including the net between them) for wc setup and bc hold.接上面#18的問題繼續(xù)討論，因為有cppr，在c1到c2那段clock path上面的ocv被抵消掉了?，F(xiàn)在我們增加一個由x-talk引起的incremental延遲在c1到c2的那段net上，具體數字見圖。問題：對于c1到c2那段clock path，在計算wc setup時，因為ocv引起的路徑延遲的差是多少？在計算bc hold時，因為ocv引起的路徑延遲的差是多少？注意：問題是那段clock path因為ocv引起的path delay的差，不是問path de

27、lay的絕對值難度：5難度5的問題不是蓋的吧，好，改為選擇題，c1到c2一段的ocv延遲的差，1）在計算wc setup時，是a)0b)0.0005c)0.00075d)0.02452）在計算bc hold時，是a)0b)0.001c)0.0015d)0.0265答案：現(xiàn)在從incremental sdf的格式說起，（-0.01：0.015）（-0.015：0.01）左邊括弧里的是rising timing延遲，右邊的是falling timing括弧里面的一對數字表示在這個條件下（wc或者bc）延遲的最大和最小值因為是incremental延遲，要和基本延遲結合使用，所以，會有負數出現(xiàn)。再講

28、ocv的使用incremental sdf的方法，ocv計算path delay時挑選最困難的情況，在wc setup時，比如從f1到f2，計算f1的clock path，就選incremental sdf里面的最大值0.015，計算f2的clock path，就選最小值-0.01因為有0.95 derating在-clock，-early上，所以f2的clock path要按比例縮小-0.01x0.95=-0.0095所以c1到c2那段的ocv的差是0.015+0.0095=0.0245 (選項d)在bc hold時，比如congf3到f4，因為2個ff在同一個時鐘沿檢測hold timin

29、g，cppr可以把incremental sdf的延遲也抵消掉，所以c1到c2那段的ocv的差是0 （選項a）結論：計算setup時，cppr不抵消incremental sdf計算hold時，cppr連incremental sdf都可以抵消掉18. explain eco (engineering change order) methodology.說一下eco的流程難度：2答案：eco有兩種，pre-mask eco和post-mask eco，它的分界線就是base layer tape out之前和之后。pre-mask eco的流程是1）后端寫出網表，給前端2）前端修改這個網表 (

30、一般不再做綜合)，可以使用任何標準單元（只要不是dont_use），交給后端3）后端讀入eco網表，和eco之前的place和route4）eco place&route，sta， drc/lvspost-mask eco流程，假設你不想動base layer1）后端寫出網表，給前端2）前端修改這個網表 (一般不再做綜合)，只能使用spare cell或者象gate array一樣的eco cell3）后端讀入eco網表，和eco之前的place和route4）如果使用spare cell，不用eco place；如果用eco cell，要將eco cell放在以前帶gate array功能的

31、fill cell的位置上，再按照指定的layer做eco route19. what do you write in cts spec file?cts spec 文件中一般包含哪些內容？難度：3答案：（以cadence cts spec file 格式為例）autoctsrootpin padperiodmaxdelaymindelaymaxskewsinkmaxtranbufmaxtranbuffernogating no/yesdetailreport yes/no#setdpinassync no/yessetiopinassync yes/norouteclknet yes/nop

32、ostopt yes/nooptaddbuffer yes/no#routetype specialroute#leafroutetype regularrouteexcludedpinleafpin leafporthroughpin throughportclkgroupmacromodel pin20. if there are too many pins of the logic cells in one place within core, what kind of issues would you face and how will you resolve?如果在core里面某一塊

33、有太多的標準單元的pin，有可能出現(xiàn)什么place&route的問題，如何解決？難度：3答案：1）禁止使用pin太多的cell2）減小utilization，方法很多3）看v h 可用資源，適當調整moudle 形狀21. if there are drc （spacing，short）, hold and setup violations in the design, you dont have enough time to fix all of them before tape out, which one you will fix first, which one you can lea

34、ve it as is? why?如果設計中有drc （特指spacing和short），hold和setup違反，tape out之前，你已經沒有時間去修改所有這些違反，那么你首先修改哪個？哪個可以不管？請說明理由。難度：2答案：1) short, spacing2) hold3) 如果沒有時間，setup可以忽略22. how to set multicycle path constraint?如何設定multicycle path？難度：1提示：在一般情況下，multicycle -setup 和 -hold 要成對使用答案：clock domain：fast-slow:set_mult

35、icycle_path num -setup -from clk1 -to clk2 -start set_multicycle_path num-1 -hold -from clk1 -to clk2 -startslow-fast:set_multicycle_paht num -setup -from clk2 -to clk1 -end set_multicycle_path num-1 -hole -from clk2 -to clk1 -enddata path:set_multicycle_path num -setup -from data1 -to data2set_mult

36、icycle_path num-1 -hold -from data1 -to data2延伸問題：為什么-hold一般是-setup的n-1？如果只有-setup木有-hold會怎樣？答案：hold 是對前后兩個flip flop在相同時鐘沿的檢查.設了n-1就是返回n-1個周期做hold的檢查，滿足了兩個flip flop在同一個時鐘沿。如果沒有-hold 默認是檢查n前一個有效時鐘沿，如果n=2，hold的檢查就不是在同一個時鐘效沿，對hold的要求就要多n-1個周期，那樣太苛刻了，一般時序無法收斂23. how are timing constraints developed, suc

37、h as clock, generated clock, io timing, exception? what backend team contribute to it?一個設計的時序約束是怎么寫出來的？請大略說明時鐘，io delay，false path， multicycle path是如何得到的？在完成時序約束的過程中，后端可以給予什么樣的幫助？難度：2答案：clock和generated clock一般由設計spec決定。除非有些個別的local generated clock可以有前端工程師自己添加io timing與系統(tǒng)設計有關，應該參考/兼顧其他芯片的io時序，由前端工程師作

38、出exception（false path， multicycle path）一般是由前端工程師在做設計時決定的后端可以提供clock network delay/skew，drv，以及幫助檢查sdc是否合格24. in regular backend flow with only one functional mode sdc, please explain timing closure methodology/issue/fixes in pre-cts, post-cts and post-route stages.在只有一個function sdc的普通后端流程中，對于pre-cts,

39、 post-cts 和 post-route這三步，請分別講述它們在時序收斂上的方法，一般會遇到的問題和解決方法。難度：3暫時不考慮dft。后續(xù)的每日一題中，會加入dft mode sdc。答案：pre-cts時，使用ideal clock，只fix setuppost-cts后，使用propagate clock，可以只fix setup，檢查hold，但可以不fix holdpost-route后，依然使用propagate clock，fix setup和hold具體遇到的問題和解決方法：pre-cts: 如果有setup，重在調整floorplan，buffer tree結構post-

40、cts: 如果有setup，重在調整clock tree，buffer tree結構或者sizepost-route: 如果有setup/hold，微調clock tree/buffer tree的size，routing channel和圖層，實在不行，回到cts25. continue from previous question, if adding one more dft timing constraint, how do you handle the multiple sdc? using encounter or icc commands, please explain the

41、detail what you do.繼續(xù)#26的問題，如果再給一個dft時序約束，在后端流程中，你如何處理多個sdc？假設使用encounter或者icc，請詳細介紹如何設置難度：3答案：簡單地說就是使用mmmc。在encounter里面，要逐步定義，create_library_setcreate_op_condcreate_rc_cornercreate_delay_cornercreatepowerdomaincreate_constraint_modecreate_analysis_viewset_default_viewset_timing_derate對設計和sdc仔細分析后，也

42、可以合并function sdc和幾個dft sdc,這個屬于難度5的做法26. there are function sdc with multiple clock domain and scan sdc with an individual scan clock. assume those functional clock are un-balanced, how do you balance the scan clock?假設一個設計的function sdc中有多個時鐘，在scan mode下，另有一個單獨的scan clock，如果functional的各個時鐘樹之間是不平衡的，請問

43、如何平衡那個scan時鐘？難度：4答案：如果cts支持multi-mode，直接使用即可。如果不支持，或者mmcts效果不理想，就是在cts spec中，同時定義function 和 dft 的時鐘，然后在scan clock里面，把mux設為leave pin，再讓它們與function clok到mux的延遲做動態(tài)平衡27. there are function sdc, scan shift, scan capture, scan at-speed, mbist at-speed, and jtag sdc. considering cpu run time, you cant add

44、all of them into mmmc. then which sdc you will add in to mmmc setup, and hold?在一個設計中有多個時序約束，象function，scan shift, scan capture, scan at-speed, mbist at-speed, 和 jtag sdc，為了減少運行時間，不能把它們都放入mmmc中，你選擇哪些放入mmmc的setup中，哪些放入mmmc的hold中？提示：選擇的sdc要盡量的少，并且盡可能多地覆蓋其他沒有入選的sdc下的時序難度：4答案：這個要從每個sdc的特點著手，個人經驗，與設計有關，不敢

45、保證使用與所有設計。1) scan shift：速度很慢，不用太擔心setup，但是hold很重要，一旦hold有問題，所有與scan有關的測試全泡湯2) scan capture：也是慢速，但是會有很多hold出來，特別是在不同的function時鐘之間3) scan at-speed：高速，解決了它的setup，其他dft的setup基本上就連帶著解決了4) mbist at-speed：高速，但是涉及的邏輯不多5) jtag：慢速，很容易與function sdc合并所有結論是mmmc setup：function + scan at-speedmmmc hold: function（+

46、jtag） + scan shift + scan capture28. explain sdf and spef back annotation timing correlation issue， especially in different sta tools請解釋反標sdf和spef在時序分析時的差異,特別是用不同的sta工具檢查timing時難度：3答案：使用sdf做時序分析，無論使用什么tools，其結果應該是一樣的，沒有差異使用spef時，因為工具需要把spef換算成sdf，這時會產生差異。所以建議使用一個你信得過的工具生成sdf，然后大家都使用這個sdf做sta和仿真29. t

47、here are 4 power supplies in the design. vdd1/2/3 are different voltage. vdd1 is always on, but vdd2 and vdd3 can be turn off and on. vdd2 to block b and block c dont switch at same time. please fill in the blank which net needs to be added level shifter and/or isolation cell. if you think level shi

48、fter/isolation cell should be added in netab at b side, then write b; if you think its not necessary, write x.如圖，一個設計中有4個電源，vdd1/2/3的電壓各不相同，vdd1總是開著，其他會有開和關，并且到模塊b的vdd2和到模塊c的vdd2有各自分別的開關。請判斷在連接這4個模塊的8條net上，哪些需要level shifter，哪些需要ioslation cell，把結果填入右邊的表中。填法如下：假如你認為需要在netab上加個level shifter，加的位置在模塊b里面，

49、就在netab的右邊的第一列空格里寫b，如果什么都不加，就寫x難度：3答案： lvl, isonetab b xnetba a anetbc x cnetcb x bnetcd d dnetdc c cnetda a anetad d x30. continue from #31 question, there is isolation cell on netba with isolate enable pin. when shutdown the block b, will you enable isolate pin first, or shutdown b first? what ord

50、er it is during block b power-on?接著上一題提問，在netba上有一個isolation cell，isolation cell都會有一個isolate enable端，在模塊b關斷電源時，是先讓isolate enable端on哪，還是先關模塊b？反之，在開模塊b的電源時，誰先誰后？難度：2答案：先isolate on,再power off,反之先power on,再isolate off31. there are 1000 clocks in a design. you guess the constraint cross the clocks is inc

51、omplete, and want to have a list of clocks which has cross clock domain path. how do you find whether there is path between 2 clocks?設計中有1000個clock，你懷疑跨時鐘的時序約束有問題，想找出哪些clock之間有real path，請問如何找？難度：2答案：check_timingreport_timing -clock_from -clock_to 循環(huán)32. what are various statistics available in ir-dro

52、p analysis reports?ir-drop的分析報告里面都包含哪些內容？難度：2答案：至少包括各種mode下的static和dynamic ir-srop report，其中drop的容許范圍可以參考廠家的意見function mode下的em report和rj report33. with respect to clock gate, what are various issues you faced at various stages in the physical design flow?在后端流程的每步中，如何處理門控時鐘？難度：3答案：如果是用latch+and/or在組

53、合成的clock gating cell，比較麻煩，以后估計不多見了，暫不討論。tompaul提到的問題都很讓人頭痛，特別是做cts時，如何處理那些個latch的clk pin。place時，latch和and/or cell一定要靠得很近。一般使用icg cell時，place：使用clock gating aware placement選項cts：主要看工具的本領了，一般是希望在滿足setup的前提下，icg cell要盡量靠近clock rootroute：除了clock net優(yōu)先以外，不記得還有什么可做的了34. what is sso? how to calculate the s

54、so in pad ring design?什么是sso，設計pad ring時，如何計算sso？難度：3答案：sso ，即simultaneous switching ouputs，即允許同時切換的信號io的數量。多個信號io同時切換時，因更多電流流過pad ring，在pad電源io的bonding wire及片外引線上的電感上，產生ldi/dt的壓降。也即ssn，同時切換噪聲。主要是會引起地彈，即ground bounce。避免sso有很多方法。如增加供給pad用的電源io數量，采用double bonding或triple bonding，采用slew rate control的io，

55、避免把pad電源io放在corner上（corner處bonding wire引線最長，l最大），等。主要還是采用增加pad用電源io數量的辦法，計算方法一般foundry會提供，一般是給每個信號pad一個df值（還要根據bonding wire電感值做出選擇），把自己用的所有信號io的df值加在一起，能得出所需要的power pad的數量。35. in building the timing constraints, do you need to constrain all io ports? can a single port have multi-clocked? how do you

56、set delays for such ports? can a clock port have multi-clock definition? how do you create clock for this port?寫時序約束時，是否需要對所有的io端口加約束？一個信號端口是否可以被多個時鐘約束？應該如何對這種端口設置delay？一個時鐘端口是否可以定義多個時鐘？應該如何定義這些時鐘？難度：2答案：clock ports 不需要加，其他都要可以，set_input_delay -add_delay可以，create_clock add36. what is purpose of lock

57、up latch in scan chain? does lockup latch always fix the problem of first question? does lockup latch clk pin connect to the clock of predecessor flop or successor?scan chain中插入lockup latch的目的是什么？是不是lockup latch總能達到那個目的？lockup latch的clk端與前一個flop的clock相連，還是后一個flop的clock相連？難度:3答案：一般scan 用的時鐘樹大部分是與function的共享，所以scan chain的前一段和后一段的clock insertion delay會不一樣，因為scan shift速度很慢，不太用顧及setup，但是要確保hold。所以在前一個ff的clock insertion dela