東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器

1、東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 第七章第七章 可編程邏輯器件可編程邏輯器件 PLD邏輯表示法邏輯表示法 邏輯陣列的邏輯陣列的PLD表示法應(yīng)用舉例表示法應(yīng)用舉例 7.3 通用陣列邏輯通用陣列邏輯GAL 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 7.1 概概 述述 PLD出現(xiàn)的背景出現(xiàn)的背景 電路集成度不斷提高電路集成度不斷提高 SSIMSILSIVLSI 計(jì)算機(jī)技術(shù)的發(fā)展使計(jì)算機(jī)技術(shù)的發(fā)展使EDA技術(shù)得到廣泛應(yīng)用技術(shù)得到廣泛應(yīng)用 設(shè)計(jì)方法的發(fā)展自下而上設(shè)計(jì)方法的發(fā)展自下而上自上而下自上而下 用戶需要設(shè)計(jì)自己需要的專用電路用戶需要設(shè)計(jì)自己需要的專用電路 專用集成電路（專用集成電路（ASI

2、CApplication Specific Integrated Circuits）開發(fā)周期長(zhǎng)，投入大，風(fēng)險(xiǎn)）開發(fā)周期長(zhǎng)，投入大，風(fēng)險(xiǎn) 大大 可編程器件可編程器件PLD：開發(fā)周期短，投入小，風(fēng)險(xiǎn)小：開發(fā)周期短，投入小，風(fēng)險(xiǎn)小 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 7.1 概概 述述 PLD器件的優(yōu)點(diǎn)器件的優(yōu)點(diǎn) 集成度高，可以替代多至幾千塊通用集成度高，可以替代多至幾千塊通用IC芯片芯片 極大減小電路的面積，降低功耗，提高可靠性極大減小電路的面積，降低功耗，提高可靠性 具有完善先進(jìn)的開發(fā)工具具有完善先進(jìn)的開發(fā)工具 提供語言、圖形等設(shè)計(jì)方法，十分靈活提供語言、圖形等設(shè)計(jì)方法，十分靈活 通過仿真

3、工具來驗(yàn)證設(shè)計(jì)的正確性通過仿真工具來驗(yàn)證設(shè)計(jì)的正確性 可以反復(fù)地擦除、編程，方便設(shè)計(jì)的修改和可以反復(fù)地擦除、編程，方便設(shè)計(jì)的修改和 升級(jí)升級(jí) 靈活地定義管腳功能，減輕設(shè)計(jì)工作量，縮靈活地定義管腳功能，減輕設(shè)計(jì)工作量，縮 短系統(tǒng)開發(fā)時(shí)間短系統(tǒng)開發(fā)時(shí)間,保密性好保密性好 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 7.1 概概 述述 PLD的發(fā)展趨勢(shì)的發(fā)展趨勢(shì) 向高集成度、高速度方向進(jìn)一步發(fā)展向高集成度、高速度方向進(jìn)一步發(fā)展 最高集成度已達(dá)到最高集成度已達(dá)到400萬門萬門 向低電壓和低功耗方向發(fā)展向低電壓和低功耗方向發(fā)展 5V3.3V2.5V1.8V更低更低 內(nèi)嵌多種功能模塊內(nèi)嵌多種功能模塊 RAM

4、，ROM，F(xiàn)IFO，DSP，CPU 向數(shù)、?；旌峡删幊谭较虬l(fā)展向數(shù)、模混合可編程方向發(fā)展 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 7.1 概概 述述 大的大的PLD生產(chǎn)廠家生產(chǎn)廠家 最大的最大的PLD供應(yīng)商之一供應(yīng)商之一 FPGA的發(fā)明者，最大的的發(fā)明者，最大的PLD供供 應(yīng)商之一應(yīng)商之一 ISP技術(shù)的發(fā)明者技術(shù)的發(fā)明者 提供軍品及宇航級(jí)產(chǎn)品提供軍品及宇航級(jí)產(chǎn)品 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 7.1 概概 述述 可編程專用集成電路可編程專用集成電路ASIC(Application Specific Integrated Circuit) 是面向用戶特定是面向用戶特定 用途或特定功

5、能的大規(guī)模、超大規(guī)模集成電用途或特定功能的大規(guī)模、超大規(guī)模集成電 路。路。 分類：按功能分為數(shù)字的、模擬的、數(shù)字和分類：按功能分為數(shù)字的、模擬的、數(shù)字和 模擬混和三種。按制造方式分為全定制、半模擬混和三種。按制造方式分為全定制、半 定制定制ASIC、可編程三種。、可編程三種。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 PLD器件的分類按集成度器件的分類按集成度 可編程邏輯器件可編程邏輯器件(Programmable Logic Device)為通用器件，分為為通用器件，分為 低密度低密度 PROM,EPROM,EEPROM,PAL,PLA,GAL 只能完成較小規(guī)模的邏輯電路只能完成較小規(guī)模的邏

6、輯電路 高密度，已經(jīng)有超過高密度，已經(jīng)有超過400萬門的器件萬門的器件 EPLD, CPLD, FPGA 可用于設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)集成度高，甚至可用于設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)集成度高，甚至 可以做到可以做到SOC（System On a Chip） 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 PLD器件的分類按結(jié)構(gòu)特點(diǎn)器件的分類按結(jié)構(gòu)特點(diǎn) 基于與或陣列結(jié)構(gòu)的器件陣列型基于與或陣列結(jié)構(gòu)的器件陣列型 PROM，EEPROM，PAL，GAL，CPLD CPLD的代表芯片如：的代表芯片如：Altera的的MAX系列系列 基于門陣列結(jié)構(gòu)的器件單元型基于門陣列結(jié)構(gòu)的器件單元型 現(xiàn)場(chǎng)可編程邏輯門陣列現(xiàn)場(chǎng)可編程邏

7、輯門陣列 FPGA：是集成度和結(jié)：是集成度和結(jié) 構(gòu)復(fù)雜度最高的可編程構(gòu)復(fù)雜度最高的可編程ASIC。運(yùn)算器、乘法。運(yùn)算器、乘法 器、數(shù)字濾波器、二維卷積器等具有復(fù)雜算法器、數(shù)字濾波器、二維卷積器等具有復(fù)雜算法 的邏輯單元和信號(hào)處理單元的邏輯設(shè)計(jì)可選用的邏輯單元和信號(hào)處理單元的邏輯設(shè)計(jì)可選用 FPGA實(shí)現(xiàn)。實(shí)現(xiàn)。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 按制造技術(shù)和編程方式進(jìn)行分類按制造技術(shù)和編程方式進(jìn)行分類 熔絲或反熔絲編程器件熔絲或反熔絲編程器件Actel的的FPGA器件器件 體積小，集成度高，速度高，易加密，抗干擾，耐體積小，集成度高，速度高，易加密，抗干擾，耐 高溫高溫 只能一次編程，在

8、設(shè)計(jì)初期階段不靈活只能一次編程，在設(shè)計(jì)初期階段不靈活 SRAM大多數(shù)公司的大多數(shù)公司的FPGA器件器件 可反復(fù)編程，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)可反復(fù)編程，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu) 每次上電需重新下載，實(shí)際應(yīng)用時(shí)需外掛每次上電需重新下載，實(shí)際應(yīng)用時(shí)需外掛EEPROM 用于保存程序用于保存程序 EEPROM大多數(shù)大多數(shù)CPLD器件器件 可反復(fù)編程可反復(fù)編程 不用每次上電重新下載，但相對(duì)速度慢，功耗較大不用每次上電重新下載，但相對(duì)速度慢，功耗較大 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 可編程可編程ASIC的編程方式的編程方式 可編程可編程ASIC的編程方式有兩種：的編程方式有兩種： 采用專用編程器進(jìn)行

9、編程采用專用編程器進(jìn)行編程 在系統(tǒng)編程在系統(tǒng)編程 甩掉了專用編程器，而且也不用將芯片從電路系統(tǒng)甩掉了專用編程器，而且也不用將芯片從電路系統(tǒng) 取下，只利用計(jì)算機(jī)和一組下載電纜就可以在系統(tǒng)取下，只利用計(jì)算機(jī)和一組下載電纜就可以在系統(tǒng) 編程。編程。 Lattice和和Xilinx等幾家大公司現(xiàn)在都有在系等幾家大公司現(xiàn)在都有在系 統(tǒng)可編程統(tǒng)可編程ASIC產(chǎn)品。在系統(tǒng)編程方式方便產(chǎn)品。在系統(tǒng)編程方式方便 了用戶。了用戶。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 可編程可編程ASIC的一般開發(fā)步驟的一般開發(fā)步驟 設(shè)計(jì)輸入設(shè)計(jì)輸入(entry) 功能模擬功能模擬(function simulation)

10、邏輯分割邏輯分割(partitioning) 布局和布線布局和布線(place and routing) 時(shí)間模擬時(shí)間模擬(timing simulation) 寫入下載數(shù)據(jù)寫入下載數(shù)據(jù)(download) 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 ASIC開發(fā)步驟流程圖開發(fā)步驟流程圖 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 TOPDOWN設(shè)計(jì)思想設(shè)計(jì)思想 自頂向下（自頂向下（TOPDOWN）設(shè)計(jì)首先是從）設(shè)計(jì)首先是從 系統(tǒng)級(jí)開始入手。把系統(tǒng)分成若干基本單系統(tǒng)級(jí)開始入手。把系統(tǒng)分成若干基本單 元模塊，然后再把作為基本單元的這些模元模塊，然后再把作為基本單元的這些模 塊分成下一層的子模塊。塊分

11、成下一層的子模塊。 圖圖7-2top-down設(shè)計(jì)圖設(shè)計(jì)圖 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 TOPDOWN設(shè)計(jì)思想設(shè)計(jì)思想 采用采用TOPDOWN層次結(jié)構(gòu)化設(shè)計(jì)方法，設(shè)計(jì)者層次結(jié)構(gòu)化設(shè)計(jì)方法，設(shè)計(jì)者 可在一個(gè)硬件系統(tǒng)的不同層次的模塊下進(jìn)行設(shè)計(jì)?？稍谝粋€(gè)硬件系統(tǒng)的不同層次的模塊下進(jìn)行設(shè)計(jì)。 總體設(shè)計(jì)師可以在上層模塊級(jí)別上對(duì)其下層模塊總體設(shè)計(jì)師可以在上層模塊級(jí)別上對(duì)其下層模塊 設(shè)計(jì)者所做的設(shè)計(jì)進(jìn)行行為級(jí)模擬驗(yàn)證。設(shè)計(jì)者所做的設(shè)計(jì)進(jìn)行行為級(jí)模擬驗(yàn)證。 在在TOPDOWN的設(shè)計(jì)過程中，劃分每一個(gè)層次的設(shè)計(jì)過程中，劃分每一個(gè)層次 模塊時(shí)要對(duì)目標(biāo)模塊做優(yōu)化，在實(shí)現(xiàn)模塊時(shí)要進(jìn)模塊時(shí)要對(duì)目標(biāo)模塊做優(yōu)

12、化，在實(shí)現(xiàn)模塊時(shí)要進(jìn) 行模擬仿真。雖然行模擬仿真。雖然TOPDOWN的設(shè)計(jì)過程是理的設(shè)計(jì)過程是理 想的，但它的缺點(diǎn)是得到的最小可實(shí)現(xiàn)的物理單想的，但它的缺點(diǎn)是得到的最小可實(shí)現(xiàn)的物理單 元不標(biāo)準(zhǔn)，成本可能較高。元不標(biāo)準(zhǔn)，成本可能較高。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 BOTTOMUP設(shè)計(jì)思想設(shè)計(jì)思想 BOTTOMUP層次結(jié)構(gòu)化設(shè)計(jì)是層次結(jié)構(gòu)化設(shè)計(jì)是TOP DOWN設(shè)計(jì)的逆過程。設(shè)計(jì)的逆過程。 它雖然也是從系統(tǒng)級(jí)開始的，即從圖它雖然也是從系統(tǒng)級(jí)開始的，即從圖7-2中中 設(shè)計(jì)樹的樹根開始，但在層次模塊劃分時(shí)，設(shè)計(jì)樹的樹根開始，但在層次模塊劃分時(shí)， 首先考慮的是實(shí)現(xiàn)模塊的基本物理單元是首先考

13、慮的是實(shí)現(xiàn)模塊的基本物理單元是 否存在，劃分過程必須是從存在的基本單否存在，劃分過程必須是從存在的基本單 元出發(fā)。元出發(fā)。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 BOTTOMUP設(shè)計(jì)思想設(shè)計(jì)思想 設(shè)計(jì)樹最末枝上的單元要么是已經(jīng)制造出設(shè)計(jì)樹最末枝上的單元要么是已經(jīng)制造出 的單元，要么是已經(jīng)開發(fā)成功的單元，或的單元，要么是已經(jīng)開發(fā)成功的單元，或 者是可以買得到的單元。者是可以買得到的單元。 自底向上自底向上(BOTTOMUP)的設(shè)計(jì)過程采用的設(shè)計(jì)過程采用 的全是標(biāo)準(zhǔn)單元，通常比較經(jīng)濟(jì)。的全是標(biāo)準(zhǔn)單元，通常比較經(jīng)濟(jì)。 但完全采用自底向上的設(shè)計(jì)有時(shí)不能完全但完全采用自底向上的設(shè)計(jì)有時(shí)不能完全 達(dá)到

14、指定的設(shè)計(jì)目標(biāo)要求。達(dá)到指定的設(shè)計(jì)目標(biāo)要求。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 BOTTOMUP設(shè)計(jì)思想設(shè)計(jì)思想 用可編程用可編程ASIC實(shí)現(xiàn)一個(gè)好的電子系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)一個(gè)好的電子系統(tǒng)設(shè)計(jì) 通常采用通常采用TOPDOWN和和BOTTOMUP 兩種方法的結(jié)合，充分考慮設(shè)計(jì)過程中多兩種方法的結(jié)合，充分考慮設(shè)計(jì)過程中多 個(gè)指標(biāo)的平衡。個(gè)指標(biāo)的平衡。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 設(shè)計(jì)庫及庫元件設(shè)計(jì)庫及庫元件 在層次設(shè)計(jì)中所用的模塊有兩種：在層次設(shè)計(jì)中所用的模塊有兩種： 預(yù)先設(shè)計(jì)好的標(biāo)準(zhǔn)模塊預(yù)先設(shè)計(jì)好的標(biāo)準(zhǔn)模塊 由用戶設(shè)計(jì)的具有特定應(yīng)用功能的模塊由用戶設(shè)計(jì)的具有特定應(yīng)用功能的模塊 前

15、者一般要存放在前者一般要存放在EDA開發(fā)系統(tǒng)中各種類型開發(fā)系統(tǒng)中各種類型 的文件庫之中，后者必須經(jīng)過模型仿真和調(diào)的文件庫之中，后者必須經(jīng)過模型仿真和調(diào) 試證明無誤后，建立一個(gè)圖形符號(hào)存放在用試證明無誤后，建立一個(gè)圖形符號(hào)存放在用 戶的設(shè)計(jì)庫中準(zhǔn)備在更上層的設(shè)計(jì)中使用。戶的設(shè)計(jì)庫中準(zhǔn)備在更上層的設(shè)計(jì)中使用。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 設(shè)計(jì)庫及庫元件設(shè)計(jì)庫及庫元件 設(shè)計(jì)庫中比較高級(jí)的模塊一般由兩個(gè)模型構(gòu)設(shè)計(jì)庫中比較高級(jí)的模塊一般由兩個(gè)模型構(gòu) 成：成： 模塊的圖形符號(hào)模塊的圖形符號(hào) 模塊的功能模型模塊的功能模型 圖形符號(hào)在建立原理圖時(shí)使用，功能模型在圖形符號(hào)在建立原理圖時(shí)使用，功能模

16、型在 邏輯模擬仿真時(shí)使用。邏輯模擬仿真時(shí)使用。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 設(shè)計(jì)庫及庫元件設(shè)計(jì)庫及庫元件 模塊的功能模型可以是邏輯圖形式，也可以模塊的功能模型可以是邏輯圖形式，也可以 是是VHDL描述的，還可以是真值表或邏輯方描述的，還可以是真值表或邏輯方 程式描述的。程式描述的。 一個(gè)已知的圖形符號(hào)可以用來代表一個(gè)或幾一個(gè)已知的圖形符號(hào)可以用來代表一個(gè)或幾 個(gè)功能模型，這些模型的功能相同，參數(shù)可個(gè)功能模型，這些模型的功能相同，參數(shù)可 以不同。例如以不同。例如2輸入與非門輸入與非門7400、74LS00， 74S00，功能相同，但是傳輸延時(shí)，功耗不，功能相同，但是傳輸延時(shí)，功耗不

17、 相同。相同。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 畫層次原理圖畫層次原理圖 畫層次原理圖類似于用邏輯門符號(hào)畫一個(gè)邏畫層次原理圖類似于用邏輯門符號(hào)畫一個(gè)邏 輯圖，先將選用的模塊符號(hào)和連結(jié)器符號(hào)放輯圖，先將選用的模塊符號(hào)和連結(jié)器符號(hào)放 在畫頁上，然后用連線將它們連結(jié)起來，最在畫頁上，然后用連線將它們連結(jié)起來，最 后將選用的符號(hào)名放在相應(yīng)的模塊及其結(jié)點(diǎn)后將選用的符號(hào)名放在相應(yīng)的模塊及其結(jié)點(diǎn) 上。上。 選用符號(hào)名要注意遵循以下規(guī)則：一般把在選用符號(hào)名要注意遵循以下規(guī)則：一般把在 一個(gè)層次原理圖中所使用的模塊的每一個(gè)拷一個(gè)層次原理圖中所使用的模塊的每一個(gè)拷 貝叫做這個(gè)模塊的例化。貝叫做這個(gè)模塊的

18、例化。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 畫層次原理圖畫層次原理圖 為了模擬仿真和建立設(shè)計(jì)文件，每個(gè)例化為了模擬仿真和建立設(shè)計(jì)文件，每個(gè)例化 都要起一個(gè)名字。都要起一個(gè)名字。 位全加器模塊位全加器模塊FA4起名為起名為Adder。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 畫層次原理圖畫層次原理圖 Adder的模塊由的模塊由4個(gè)一位全加器子模塊個(gè)一位全加器子模塊FA1實(shí)現(xiàn)，實(shí)現(xiàn)， 這四個(gè)子模塊分別起名為這四個(gè)子模塊分別起名為add0、add1、add2、 add3。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 畫層次原理圖畫層次原理圖 構(gòu)成一位全加器的各個(gè)邏輯門及其信號(hào)線也要起構(gòu)成一位全

19、加器的各個(gè)邏輯門及其信號(hào)線也要起 一個(gè)名，它們的名字分別是一個(gè)名，它們的名字分別是1、2、A1、A2、A3、 R1。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 畫層次原理圖畫層次原理圖 為了調(diào)試或模擬仿真，常常要研究模塊中的一為了調(diào)試或模擬仿真，常常要研究模塊中的一 個(gè)指定信號(hào)。例如，假設(shè)要研究圖個(gè)指定信號(hào)。例如，假設(shè)要研究圖7-3中位全中位全 加器加器FA1的工作情況，需要觀察完整系統(tǒng)模擬時(shí)的工作情況，需要觀察完整系統(tǒng)模擬時(shí) 的信號(hào)的信號(hào)x1的值。的值。 因?yàn)橛袀€(gè)因?yàn)橛袀€(gè)FA1的例化，例化名稱要被合并成如的例化，例化名稱要被合并成如 下的信號(hào)名，頂層模塊名次層模塊名：信號(hào)下的信號(hào)名，頂層模塊

20、名次層模塊名：信號(hào) 名。因此，要監(jiān)視全加器名。因此，要監(jiān)視全加器add2這個(gè)例化中信號(hào)這個(gè)例化中信號(hào) 線線x1的時(shí)候，這個(gè)信號(hào)名應(yīng)該寫成的時(shí)候，這個(gè)信號(hào)名應(yīng)該寫成Adderadd2： x1通過上述的書寫規(guī)則，就可指定頂層模塊中通過上述的書寫規(guī)則，就可指定頂層模塊中 adder中的模塊中的模塊add2的信號(hào)的信號(hào)x1，這個(gè)起名規(guī)則可，這個(gè)起名規(guī)則可 以擴(kuò)展到任何一個(gè)層次。以擴(kuò)展到任何一個(gè)層次。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 層次聯(lián)接器符號(hào)和總線層次聯(lián)接器符號(hào)和總線 為了建立層次原理圖，一個(gè)抽象級(jí)別的模塊為了建立層次原理圖，一個(gè)抽象級(jí)別的模塊 輸入和輸出引腳的名稱要與次層模塊原理圖輸入

21、和輸出引腳的名稱要與次層模塊原理圖 相應(yīng)信號(hào)的名稱保持唯一性或者一致性，如相應(yīng)信號(hào)的名稱保持唯一性或者一致性，如 圖圖7-所示。所示。 輸入連接器輸入連接器 輸出輸出 連接器連接器 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 層次聯(lián)接器符號(hào)和總線層次聯(lián)接器符號(hào)和總線 當(dāng)模塊有多重輸入和輸出信號(hào)時(shí)，層次的相當(dāng)模塊有多重輸入和輸出信號(hào)時(shí)，層次的相 互連接器畫成如圖互連接器畫成如圖7-5所示的總線形式。所示的總線形式。 A(3:0)=A(3) A(2) A(1) A(0) B(3:0)=B(3) B(2) B(1) B(0) S(3:0)=S(3) S(2) S(1) S(0) 東北大學(xué)電子技術(shù)基礎(chǔ)第

22、7章可 編程邏輯器 層次聯(lián)接器符號(hào)和總線層次聯(lián)接器符號(hào)和總線 為了進(jìn)一步簡(jiǎn)化模塊原理圖畫法，有時(shí)常常為了進(jìn)一步簡(jiǎn)化模塊原理圖畫法，有時(shí)常常 在模塊上定義多重引腳，如圖在模塊上定義多重引腳，如圖7-5(b)所示。所示。 每個(gè)多重引腳代表每個(gè)多重引腳代表 一組相關(guān)信號(hào)的集一組相關(guān)信號(hào)的集 合，允許把總線直合，允許把總線直 接聯(lián)接到模塊的引接聯(lián)接到模塊的引 腳上，但是必須清腳上，但是必須清 楚每條總線代表的楚每條總線代表的 是是4個(gè)信號(hào)的聯(lián)接。個(gè)信號(hào)的聯(lián)接。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 層次化設(shè)計(jì)的模擬層次化設(shè)計(jì)的模擬 采用層次設(shè)計(jì)實(shí)現(xiàn)的系統(tǒng)必須進(jìn)行設(shè)計(jì)模擬采用層次設(shè)計(jì)實(shí)現(xiàn)的系統(tǒng)必須進(jìn)

23、行設(shè)計(jì)模擬 和驗(yàn)證。一個(gè)層次設(shè)計(jì)中最底層的元件或模和驗(yàn)證。一個(gè)層次設(shè)計(jì)中最底層的元件或模 塊必須首先進(jìn)行模擬仿真，當(dāng)其工作正確之塊必須首先進(jìn)行模擬仿真，當(dāng)其工作正確之 后，再進(jìn)行高一抽象級(jí)別模塊的模擬仿真。后，再進(jìn)行高一抽象級(jí)別模塊的模擬仿真。 最后還要對(duì)最上層系統(tǒng)進(jìn)行模擬仿真，最終最后還要對(duì)最上層系統(tǒng)進(jìn)行模擬仿真，最終 完成系統(tǒng)設(shè)計(jì)。完成系統(tǒng)設(shè)計(jì)。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 層次化設(shè)計(jì)的模擬層次化設(shè)計(jì)的模擬 在模擬仿真時(shí)，首先要將模塊用相應(yīng)的電路在模擬仿真時(shí)，首先要將模塊用相應(yīng)的電路 來代替，稱為展平，展平工作一直做到最底來代替，稱為展平，展平工作一直做到最底 層模塊都用基本

24、的邏輯門實(shí)現(xiàn)為止。層模塊都用基本的邏輯門實(shí)現(xiàn)為止。 在展平過程中所有元件及所有的信號(hào)線都必在展平過程中所有元件及所有的信號(hào)線都必 須有指定過的名稱。須有指定過的名稱。 模擬仿真結(jié)果可以是給出正確的波形，也可模擬仿真結(jié)果可以是給出正確的波形，也可 以是給出一些時(shí)延參數(shù)。圖給出的是用總以是給出一些時(shí)延參數(shù)。圖給出的是用總 線表示的波形。線表示的波形。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 層次化設(shè)計(jì)的模擬層次化設(shè)計(jì)的模擬 圖給出的是用總線表示的波形。圖給出的是用總線表示的波形。 0111 1011 1011 0000 0000 S(3:0) 0110 0110 0110 0110 0000 A

25、(3:0) 0001 0001 0101 0101 0000 B(3:0) 12 10 7 5 0 Time 表格形式的模擬值表格形式的模擬值波形表示的模擬值波形表示的模擬值 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 7.2 可編程邏輯器件基礎(chǔ)可編程邏輯器件基礎(chǔ) PLD的邏輯表示的邏輯表示 PLD中陣列及其陣列交叉點(diǎn)的邏輯表示中陣列及其陣列交叉點(diǎn)的邏輯表示 PLD中基本邏輯單元的中基本邏輯單元的PLD表示表示 邏輯陣列的邏輯陣列的PLD表示法應(yīng)用舉例表示法應(yīng)用舉例 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 PLD的邏輯表示的邏輯表示 PLD中陣列及其陣列交叉點(diǎn)的邏輯表示中陣列及其陣列交叉點(diǎn)的邏

26、輯表示 PLD中陣列交叉點(diǎn)的邏輯表示中陣列交叉點(diǎn)的邏輯表示 PLD中與陣列和或陣列的邏輯表示中與陣列和或陣列的邏輯表示 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 PLD中陣列交叉點(diǎn)的邏輯表示中陣列交叉點(diǎn)的邏輯表示 PLD邏輯陣列中交叉點(diǎn)的連接方式采用圖邏輯陣列中交叉點(diǎn)的連接方式采用圖 7-7所示的幾種邏輯表示。所示的幾種邏輯表示。 (a)表示實(shí)體連結(jié)，就是行線和列線在這個(gè)交叉點(diǎn)表示實(shí)體連結(jié)，就是行線和列線在這個(gè)交叉點(diǎn) 處實(shí)在連接，這個(gè)交叉點(diǎn)是不可編程點(diǎn)，在交叉點(diǎn)處實(shí)在連接，這個(gè)交叉點(diǎn)是不可編程點(diǎn)，在交叉點(diǎn) 處打上實(shí)心點(diǎn)。處打上實(shí)心點(diǎn)。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 PLD中陣列交叉

27、點(diǎn)的邏輯表示中陣列交叉點(diǎn)的邏輯表示 PLD邏輯陣列中交叉點(diǎn)的連接方式采用圖邏輯陣列中交叉點(diǎn)的連接方式采用圖 7-7所示的幾種邏輯表示。所示的幾種邏輯表示。 (b)表示可編程連接。無論表示可編程連接。無論或或 表示該符表示該符 號(hào)所在行線和列線交叉處是可編程點(diǎn)，具有一號(hào)所在行線和列線交叉處是可編程點(diǎn)，具有一 個(gè)可編程單元。個(gè)可編程單元。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 PLD中陣列交叉點(diǎn)的邏輯表示中陣列交叉點(diǎn)的邏輯表示 PLD邏輯陣列中交叉點(diǎn)的連接方式采用圖邏輯陣列中交叉點(diǎn)的連接方式采用圖 7-7所示的幾種邏輯表示。所示的幾種邏輯表示。 在采用熔絲工藝的在采用熔絲工藝的PLD器件中，器

28、件出廠后用戶器件中，器件出廠后用戶 編程之前，所有可編程點(diǎn)處的熔絲都處于接通狀態(tài)，編程之前，所有可編程點(diǎn)處的熔絲都處于接通狀態(tài)， 習(xí)慣上都用習(xí)慣上都用表示熔絲接通，因此可編程點(diǎn)上處處表示熔絲接通，因此可編程點(diǎn)上處處 都打都打或或 。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 PLD中陣列交叉點(diǎn)的邏輯表示中陣列交叉點(diǎn)的邏輯表示 PLD邏輯陣列中交叉點(diǎn)的連接方式采用圖邏輯陣列中交叉點(diǎn)的連接方式采用圖 7-7所示的幾種邏輯表示。所示的幾種邏輯表示。 PLD器件被用戶編程后，可編程點(diǎn)上的熔絲有的器件被用戶編程后，可編程點(diǎn)上的熔絲有的 燒斷，有的接通。編燒斷，有的接通。編 程后可在編程點(diǎn)上仍打有程后可在

29、編程點(diǎn)上仍打有， 這時(shí)的這時(shí)的表示可編程點(diǎn)被編程后熔絲接通。表示可編程點(diǎn)被編程后熔絲接通。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 PLD中陣列交叉點(diǎn)的邏輯表示中陣列交叉點(diǎn)的邏輯表示 PLD邏輯陣列中交叉點(diǎn)的連接方式采用圖邏輯陣列中交叉點(diǎn)的連接方式采用圖 7-7所示的幾種邏輯表示。所示的幾種邏輯表示。 熔絲燒斷的可編程點(diǎn)上的熔絲燒斷的可編程點(diǎn)上的消失，行線和列線不消失，行線和列線不 相接，這種情況用圖相接，這種情況用圖 (c)表示。表示。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 PLD中與陣列和或陣列的邏輯表示中與陣列和或陣列的邏輯表示 與陣列如圖與陣列如圖(a)所示。所示。在二極管與門的

30、各支路在二極管與門的各支路 與輸出之間接入熔絲。與輸出之間接入熔絲。 熔絲保留的各支路的輸熔絲保留的各支路的輸 入為有效輸入，輸出入為有效輸入，輸出F 是熔絲保留各支路輸入是熔絲保留各支路輸入 的與邏輯函數(shù)。圖的與邏輯函數(shù)。圖 (b) 是是PLD表示。表示。 圖圖 (a)和圖和圖 (b)是熔絲全部保留的與陣列表示情況。是熔絲全部保留的與陣列表示情況。 F(A，B，C)=0。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 PLD中與陣列和或陣列的邏輯表示中與陣列和或陣列的邏輯表示 圖圖 (c)是燒斷是燒斷3個(gè)熔絲的情況，圖個(gè)熔絲的情況，圖 (d)是圖是圖 (c) 的的PLD表示。表示。 東北大學(xué)電子

31、技術(shù)基礎(chǔ)第7章可 編程邏輯器 PLD中與陣列和或陣列的邏輯表示中與陣列和或陣列的邏輯表示 可編程或陣列，其構(gòu)成原理與可編程的與可編程或陣列，其構(gòu)成原理與可編程的與 陣列相同。陣列相同。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 PLD中與陣列和或陣列的邏輯表示中與陣列和或陣列的邏輯表示 圖圖 (c)是燒斷是燒斷1個(gè)熔絲的情況，圖個(gè)熔絲的情況，圖 (d)是圖是圖 (c) 的的PLD表示。表示。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 PLD的邏輯表示的邏輯表示 PLD中基本邏輯單元的中基本邏輯單元的PLD表示表示 輸入緩沖器和反饋緩沖器輸入緩沖器和反饋緩沖器 輸出極性可編程的異或門輸出極性可編

32、程的異或門 地址選擇可編程的數(shù)據(jù)選擇器地址選擇可編程的數(shù)據(jù)選擇器 可編程數(shù)據(jù)分配器的邏輯表示可編程數(shù)據(jù)分配器的邏輯表示 激勵(lì)方式可編程的時(shí)序記憶單元的激勵(lì)方式可編程的時(shí)序記憶單元的PLD表示表示 PLD中與陣列的缺省表示中與陣列的缺省表示 雙向輸入雙向輸入/輸出和反饋輸入的邏輯表示輸出和反饋輸入的邏輯表示 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 輸入緩沖器和反饋緩沖器輸入緩沖器和反饋緩沖器 在在PLD中有二種特殊的緩沖器，它們是輸中有二種特殊的緩沖器，它們是輸 入緩沖器和反饋緩沖器，這二種緩沖器有入緩沖器和反饋緩沖器，這二種緩沖器有 相同的電路構(gòu)成，圖相同的電路構(gòu)成，圖7-10給出它們的給出

33、它們的PLD 表示，它們是單輸入、雙輸出的緩沖器單表示，它們是單輸入、雙輸出的緩沖器單 元，一個(gè)是高有效輸出端，即同極性輸出元，一個(gè)是高有效輸出端，即同極性輸出 端。另一個(gè)是低有效輸出端，即反極性輸端。另一個(gè)是低有效輸出端，即反極性輸 出端。出端。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 輸入緩沖器和反饋緩沖器輸入緩沖器和反饋緩沖器 與曾經(jīng)學(xué)過的輸出三態(tài)緩沖器不同，注意二與曾經(jīng)學(xué)過的輸出三態(tài)緩沖器不同，注意二 者之間的區(qū)別。者之間的區(qū)別。 輸入緩沖器和反饋緩沖器輸出只有輸入緩沖器和反饋緩沖器輸出只有0、1兩個(gè)兩個(gè) 邏輯狀態(tài)。而輸出三態(tài)緩沖器除了有邏輯狀態(tài)。而輸出三態(tài)緩沖器除了有0、1兩兩 個(gè)

34、邏輯狀態(tài)外，還有一個(gè)稱為高阻個(gè)邏輯狀態(tài)外，還有一個(gè)稱為高阻(Z)的狀的狀 態(tài)。態(tài)。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 輸出極性可編程的異或門輸出極性可編程的異或門 在在PLD中為了實(shí)現(xiàn)輸出極性可編程，常中為了實(shí)現(xiàn)輸出極性可編程，常 采用圖采用圖 (a)所示的異或門結(jié)構(gòu)。所示的異或門結(jié)構(gòu)。 PPQ 1 0 當(dāng)熔絲燒斷，異或門輸出極性為低有效，即當(dāng)熔絲燒斷，異或門輸出極性為低有效，即 否則異或門輸出高有效否則異或門輸出高有效Q0=P 0=P。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 輸出極性可編程的異或門輸出極性可編程的異或門 圖圖 (b)是編程后熔絲保留，輸出極性編程為是編程后熔絲保留

35、，輸出極性編程為 高有效。高有效。 圖圖 (c)是編程熔絲燒斷，輸出極性編程為是編程熔絲燒斷，輸出極性編程為 低有效。低有效。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 地址選擇可編程的數(shù)據(jù)選擇器地址選擇可編程的數(shù)據(jù)選擇器 地址選擇可編程的數(shù)據(jù)選擇器如圖地址選擇可編程的數(shù)據(jù)選擇器如圖7-12所示。所示。 地址選擇端編程后，若列線與行線相接且接地，其輸?shù)刂愤x擇端編程后，若列線與行線相接且接地，其輸 入為邏輯入為邏輯0。否則，列線與行線斷開其輸入為邏輯。否則，列線與行線斷開其輸入為邏輯1。 二選一數(shù)二選一數(shù) 據(jù)選擇器據(jù)選擇器 四選一數(shù)四選一數(shù) 據(jù)選擇器據(jù)選擇器 根據(jù)編程情況，地址選擇端的輸入有根據(jù)

36、編程情況，地址選擇端的輸入有00，01，10，11 四種情況。四種情況。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 可編程數(shù)據(jù)分配器的邏輯表示可編程數(shù)據(jù)分配器的邏輯表示 可編程邏輯分配器如圖可編程邏輯分配器如圖7-13所示。所示。 圖圖7-13 可編程邏輯分配器可編程邏輯分配器 圖中的核心部分是圖中的核心部分是 可編程邏輯分配器可編程邏輯分配器 可編程熔絲可編程熔絲S1S0的不同編程值，的不同編程值， 使乘積項(xiàng)簇分別被分配到使乘積項(xiàng)簇分別被分配到n+1號(hào)、號(hào)、 n號(hào)、號(hào)、n-1號(hào)、號(hào)、n-2號(hào)宏單元。號(hào)宏單元。 FUSE1正常時(shí)正常時(shí)(默認(rèn)默認(rèn) 狀態(tài)狀態(tài))不熔斷，乘積不熔斷，乘積 項(xiàng)簇的信號(hào)傳

37、不到項(xiàng)簇的信號(hào)傳不到n 號(hào)宏單元。號(hào)宏單元。 若編程后若編程后FUSE1熔斷，熔斷， 乘積項(xiàng)簇信號(hào)可以傳乘積項(xiàng)簇信號(hào)可以傳 到到n號(hào)宏單元。號(hào)宏單元。 如果如果FUSE2熔熔 斷，異或門反極斷，異或門反極 性傳輸，否則異性傳輸，否則異 或門原極性傳輸，或門原極性傳輸， n號(hào)宏單元接收號(hào)宏單元接收 信號(hào)與乘積項(xiàng)簇信號(hào)與乘積項(xiàng)簇 信號(hào)同相。信號(hào)同相。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 激勵(lì)方式可編程的時(shí)序記憶單元的激勵(lì)方式可編程的時(shí)序記憶單元的PLD表示表示 時(shí)序記憶單元有二種，即鎖存器和觸發(fā)器。時(shí)序記憶單元有二種，即鎖存器和觸發(fā)器。 輸出的狀態(tài)只受輸入激勵(lì)信號(hào)控制的時(shí)序輸出的狀態(tài)只受輸入

38、激勵(lì)信號(hào)控制的時(shí)序 記憶單元是鎖存器。記憶單元是鎖存器。 只有在時(shí)鐘信號(hào)控制下才能得到受輸入激只有在時(shí)鐘信號(hào)控制下才能得到受輸入激 勵(lì)信號(hào)決定的相應(yīng)輸出狀態(tài)的時(shí)序記憶單勵(lì)信號(hào)決定的相應(yīng)輸出狀態(tài)的時(shí)序記憶單 元是觸發(fā)器。元是觸發(fā)器。 二種時(shí)序記憶單元的根本區(qū)別是輸出狀態(tài)二種時(shí)序記憶單元的根本區(qū)別是輸出狀態(tài) 的變化是否取決于時(shí)鐘信號(hào)的控制。的變化是否取決于時(shí)鐘信號(hào)的控制。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 激勵(lì)方式可編程的時(shí)序記憶單元的激勵(lì)方式可編程的時(shí)序記憶單元的PLD表示表示 圖圖7-14是激勵(lì)方式可編程的時(shí)序記憶單元是激勵(lì)方式可編程的時(shí)序記憶單元 的的PLD表示。表示。 通過編程，使

39、通過編程，使R/L端為端為 0，Q端的輸出狀態(tài)只與端的輸出狀態(tài)只與 激勵(lì)信號(hào)有關(guān)并受激勵(lì)信號(hào)有關(guān)并受D決決 定，圖所示電路為定，圖所示電路為D鎖鎖 存器。存器。 通過編程，若使通過編程，若使R/L端端 為為1，電路只有在時(shí)鐘，電路只有在時(shí)鐘 脈沖信號(hào)脈沖信號(hào)CLK的驅(qū)動(dòng)的驅(qū)動(dòng) 下，下，Q端的狀態(tài)變化受端的狀態(tài)變化受 D端的激勵(lì)信號(hào)決定，端的激勵(lì)信號(hào)決定， 該電路具有該電路具有D觸發(fā)器功觸發(fā)器功 能。能。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 PLD中與陣列的缺省表示中與陣列的缺省表示 在在PLD器件與陣列中?？吹綀D器件與陣列中?？吹綀D7-15中給出中給出 的幾種表示。輸出為的幾種表示。輸出

40、為Z1的與門的與門4個(gè)輸入變個(gè)輸入變 量全部被編程后輸入，量全部被編程后輸入，4個(gè)交叉點(diǎn)均畫個(gè)交叉點(diǎn)均畫。 因此，因此， 0 1 BBAAZ 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 PLD中與陣列的缺省表示中與陣列的缺省表示 0 2 BBAAZ 同理：同理：Z2為為Z1的缺省表示。這時(shí)的陣列交的缺省表示。這時(shí)的陣列交 叉點(diǎn)上均未畫叉點(diǎn)上均未畫，而在與門符號(hào)內(nèi)卻畫有，而在與門符號(hào)內(nèi)卻畫有 ， 。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 PLD中與陣列的缺省表示中與陣列的缺省表示 輸出為輸出為Z3的與門輸入陣列交叉點(diǎn)上無的與門輸入陣列交叉點(diǎn)上無，與門符，與門符 號(hào)內(nèi)也無號(hào)內(nèi)也無，這是浮動(dòng)狀態(tài)的

41、邏輯表示。浮動(dòng)輸，這是浮動(dòng)狀態(tài)的邏輯表示。浮動(dòng)輸 入狀態(tài)代表與陣列編程后熔絲全部熔斷，入狀態(tài)代表與陣列編程后熔絲全部熔斷，4個(gè)輸個(gè)輸 入全都不同與門相接，相當(dāng)與門輸入懸空，與門入全都不同與門相接，相當(dāng)與門輸入懸空，與門 輸出為高電平，即輸出邏輯輸出為高電平，即輸出邏輯“1” 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 雙向輸入雙向輸入/輸出和反饋輸入的邏輯表示輸出和反饋輸入的邏輯表示 雙向輸入雙向輸入/輸出和反饋輸入結(jié)構(gòu)是輸出和反饋輸入結(jié)構(gòu)是PLD結(jié)構(gòu)的特點(diǎn)結(jié)構(gòu)的特點(diǎn) 之一，之一， 乘積項(xiàng)乘積項(xiàng)Pn+1為三態(tài)輸出緩沖器的使能端控為三態(tài)輸出緩沖器的使能端控 制信號(hào)。制信號(hào)。 1 Sm Sm Fee

42、dback=Sm 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 雙向輸入雙向輸入/輸出和反饋輸入的邏輯表示輸出和反饋輸入的邏輯表示 由于各陣列交叉點(diǎn)全打有由于各陣列交叉點(diǎn)全打有，所以，所以n+1號(hào)與門輸出號(hào)與門輸出 為邏輯為邏輯“0”，三態(tài)輸出緩沖器禁止，其輸出為高，三態(tài)輸出緩沖器禁止，其輸出為高 阻。阻。 0 高阻高阻 加到與加到與 陣列上陣列上 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 邏輯陣列的邏輯陣列的PLD表示法應(yīng)用舉例表示法應(yīng)用舉例 二位串行進(jìn)位加法器的原理框圖如圖二位串行進(jìn)位加法器的原理框圖如圖7-18(a) 所示。所示。 輸入輸入輸入輸入輸入輸入 1iii1iii1iii1iiii

43、 CBACBACBACBAS 輸入輸入輸出輸出 1ii1iiiii CBCABAC 其陣列表示如圖其陣列表示如圖7-18(b)所示。所示。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 邏輯陣列的邏輯陣列的PLD表示法應(yīng)用舉例表示法應(yīng)用舉例 1iii1iii1iii1iiii CBACBACBACBAS 1ii1iiiii CBCABAC 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 7.3 通用陣列邏輯通用陣列邏輯GAL GAL (Generic Array Logic)的結(jié)構(gòu)及其的結(jié)構(gòu)及其 工作原理工作原理 GAL的基本陣列結(jié)構(gòu)的基本陣列結(jié)構(gòu) GAL的工作模式和邏輯組態(tài)的工作模式和邏輯組態(tài) GAL

44、16V8的編程的編程 GAL22V10介紹介紹 VHDL語言介紹語言介紹 GAL應(yīng)用舉例應(yīng)用舉例 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 7.3 通用陣列邏輯通用陣列邏輯GAL GAL的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 GAL的基本陣列結(jié)構(gòu)的基本陣列結(jié)構(gòu) 通用型通用型GAL16V8的電路結(jié)構(gòu)的電路結(jié)構(gòu) GAL16V8的結(jié)構(gòu)控制字的結(jié)構(gòu)控制字 GAL16V8的的OLMC GAL的工作模式和邏輯組態(tài)的工作模式和邏輯組態(tài) GAL16V8的編程的編程 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 GAL的基本陣列結(jié)構(gòu)的基本陣列結(jié)構(gòu) 圖圖7-19給出給出GAL的基本結(jié)構(gòu)框圖。的基本結(jié)構(gòu)框圖。 東北大學(xué)電

45、子技術(shù)基礎(chǔ)第7章可 編程邏輯器 邏輯宏單元邏輯宏單元 輸入輸入/輸出口輸出口 輸入口輸入口 時(shí)鐘信時(shí)鐘信 號(hào)輸入號(hào)輸入 使能控制使能控制 可編程與陣列可編程與陣列 固定或陣列固定或陣列 2，3，4，5， 6，7，8，9是是 專用輸入引腳專用輸入引腳 1，11，12，13，14， 17，18，19各引腳各引腳 可通過編程組態(tài)設(shè)可通過編程組態(tài)設(shè) 為輸入引腳為輸入引腳 12，13，14，17， 18，19各引腳可通各引腳可通 過編程組態(tài)設(shè)為輸過編程組態(tài)設(shè)為輸 出引腳，出引腳，15，16專專 用輸出引腳用輸出引腳 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 GAL16V8的結(jié)構(gòu)控制字的結(jié)構(gòu)控制字 GAL

46、和和PAL不同之處是不同之處是GAL的輸出電路增加的輸出電路增加 了輸出邏輯宏單元了輸出邏輯宏單元OLMC (Output Logic MacroCell)。GAL的輸出電路可編程。的輸出電路可編程。 GAL的結(jié)構(gòu)控制字有的結(jié)構(gòu)控制字有5種，種，82位：位： SYN：同步控制字：同步控制字1位，對(duì)位，對(duì)8個(gè)宏單元是公共的；個(gè)宏單元是公共的； AC0：結(jié)構(gòu)控制字：結(jié)構(gòu)控制字1位，對(duì)位，對(duì)8個(gè)宏單元是公共的；個(gè)宏單元是公共的； AC1(n)：結(jié)構(gòu)控制字：結(jié)構(gòu)控制字8位，每個(gè)宏單元一個(gè)；位，每個(gè)宏單元一個(gè)； XOR(n)：極性控制字：極性控制字8位，每個(gè)宏單元一個(gè)；位，每個(gè)宏單元一個(gè)； PTD：乘積

47、項(xiàng)禁止控制字：乘積項(xiàng)禁止控制字64位，每個(gè)與門一個(gè)。位，每個(gè)與門一個(gè)。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 GAL16V8的的OLMC的內(nèi)部電路構(gòu)成的內(nèi)部電路構(gòu)成 OLMC的內(nèi)部電路構(gòu)成如圖的內(nèi)部電路構(gòu)成如圖7-21所示。所示。 乘積項(xiàng)乘積項(xiàng) 多路開多路開 關(guān)關(guān) 輸出多輸出多 路開關(guān)路開關(guān) 三態(tài)多路三態(tài)多路 開關(guān)開關(guān) 反饋多反饋多 路開關(guān)路開關(guān) 來自來自1 號(hào)引腳號(hào)引腳 導(dǎo)導(dǎo) 通通 高高 阻阻 OE=1,導(dǎo)通導(dǎo)通 OE=0,高阻高阻 用戶編程決定用戶編程決定 輸出三態(tài)輸出三態(tài) 緩沖器狀態(tài)緩沖器狀態(tài) VCC 地電平地電平 OE 第一與項(xiàng)第一與項(xiàng) 0 0 0 1 1 0 1 1 TSMUX

48、輸入信號(hào)輸入信號(hào) AC0AC1(n) 表表7-1 AC0AC1(n)對(duì)對(duì)TSMUX控制表控制表 Q端信號(hào)端信號(hào) 本級(jí)輸出端本級(jí)輸出端 鄰級(jí)輸出鄰級(jí)輸出 地電平地電平 反饋緩沖器輸反饋緩沖器輸 入端信號(hào)來源入端信號(hào)來源 寄存器寄存器Q端端 本級(jí)輸出本級(jí)輸出 鄰級(jí)輸出鄰級(jí)輸出 地電平地電平 1 0 1 1 0 1 0 0 FMUX 輸入信號(hào)輸入信號(hào) AC0 AC1(n) AC1(m) 表表7-2 AC0AC1對(duì)對(duì)FMUX控制表控制表 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 AC0和和AC1(n)對(duì)對(duì)TSMUX的全部控制作用見的全部控制作用見 表表7-1。 導(dǎo)導(dǎo) 通通 高高 阻阻 OE=1,導(dǎo)通導(dǎo)

49、通 OE=0,高阻高阻 用戶編程決定用戶編程決定 輸出三態(tài)輸出三態(tài) 緩沖器狀態(tài)緩沖器狀態(tài) VCC 地電平地電平 OE 第一與項(xiàng)第一與項(xiàng) 0 0 0 1 1 0 1 1 TSMUX 輸入信號(hào)輸入信號(hào) AC0AC1(n) 表表7-1 AC0AC1(n)對(duì)對(duì)TSMUX控制表控制表 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 FMUX的全部控制功能如表的全部控制功能如表7-2所示。所示。 Q端信號(hào)端信號(hào) 本級(jí)輸出端本級(jí)輸出端 鄰級(jí)輸出鄰級(jí)輸出 地電平地電平 反饋緩沖器輸反饋緩沖器輸 入端信號(hào)來源入端信號(hào)來源 寄存器寄存器Q端端 本級(jí)輸出本級(jí)輸出 鄰級(jí)輸出鄰級(jí)輸出 地電平地電平 1 0 1 1 0 1 0

50、 0 FMUX 輸入信號(hào)輸入信號(hào) AC0 AC1(n) AC1(m) 表表7-2 AC0AC1對(duì)對(duì)FMUX控制表控制表 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 GAL的工作模式和邏輯組態(tài)的工作模式和邏輯組態(tài) GAL16V8、GAL20V8系列器件的系列器件的OLMC 有寄存器模式、復(fù)雜模式、簡(jiǎn)單模式三種有寄存器模式、復(fù)雜模式、簡(jiǎn)單模式三種 工作模式。工作模式。 用戶通過輸出引腳定義方程確定用戶通過輸出引腳定義方程確定OLMC的的 工作模式。輸出引腳定義方程有工作模式。輸出引腳定義方程有A型、型、B 型、型、C型三種。型三種。 它們與工作模式的關(guān)系如表它們與工作模式的關(guān)系如表7-3所示。所示。

51、 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 表表7-3 OLMC的工作模式同引腳定義方程的關(guān)系的工作模式同引腳定義方程的關(guān)系 輸出引腳輸出引腳 方程類型方程類型 輸出引腳輸出引腳 定義方程式定義方程式 工作模式工作模式 A型型 B型型 C型型 引腳名引腳名:=邏輯方程式邏輯方程式 引腳名引腳名=邏輯方程式邏輯方程式 引腳名引腳名.OE=邏輯方程式邏輯方程式 引腳名引腳名= SYN=0，AC0=1 寄存器模式寄存器模式 SYN=1，AC0=1復(fù)雜模式復(fù)雜模式 SYN=1，AC0=0簡(jiǎn)單模式簡(jiǎn)單模式 GAL的工作模式和邏輯組態(tài)的工作模式和邏輯組態(tài) 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 輸出邏輯

52、宏單元三種模式又分為七種邏輸出邏輯宏單元三種模式又分為七種邏 輯組態(tài)，其隸屬關(guān)系如表輯組態(tài)，其隸屬關(guān)系如表7-4所示。所示。 GAL的工作模式和邏輯組態(tài)的工作模式和邏輯組態(tài) 表表7-4 三種模式和七種組態(tài)的關(guān)系三種模式和七種組態(tài)的關(guān)系 工作模式工作模式邏輯組態(tài)邏輯組態(tài) 寄存器模式寄存器模式 復(fù)雜模式復(fù)雜模式 簡(jiǎn)單模式簡(jiǎn)單模式 寄存器輸出組態(tài)寄存器輸出組態(tài) 組合輸出組態(tài)組合輸出組態(tài) 有反饋組合輸出有反饋組合輸出 無反饋組合輸出無反饋組合輸出 無反饋組合輸出組態(tài)無反饋組合輸出組態(tài) 本級(jí)輸出鄰級(jí)輸本級(jí)輸出鄰級(jí)輸 入組態(tài)入組態(tài) 相鄰輸入組態(tài)相鄰輸入組態(tài) 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 (a)

53、寄存器模式寄存器輸出組態(tài)：寄存器模式寄存器輸出組態(tài)： 寄存器輸出寄存器輸出 010 功能功能AC1(n)AC0SYN 低有效低有效 高有效高有效 0 1 輸出極性輸出極性XOR 1腳作為寄存器輸出級(jí)腳作為寄存器輸出級(jí) 的公共時(shí)鐘的公共時(shí)鐘CK端；端；11 腳作為寄存器輸出級(jí)的腳作為寄存器輸出級(jí)的 公共使能公共使能OE端。端。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 (b)寄存器模式組合輸出組態(tài)：寄存器模式組合輸出組態(tài)： 在一個(gè)帶寄存器在一個(gè)帶寄存器 GAL中的組合輸出中的組合輸出 110 功能功能AC1(n)AC0SYN 低有效低有效 高有效高有效 0 1 輸出極性輸出極性XOR 1和和11

54、號(hào)總是分別號(hào)總是分別 作為時(shí)鐘作為時(shí)鐘CK端和使端和使 能端能端OE。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 引腳引腳1和和11為輸入，所有為輸入，所有 輸出為組合邏輯輸出。輸出為組合邏輯輸出。 1318號(hào)宏單元可構(gòu)成這號(hào)宏單元可構(gòu)成這 種組態(tài)種組態(tài) (c)復(fù)雜模式有反饋組合輸出組態(tài)：復(fù)雜模式有反饋組合輸出組態(tài)： 低有效低有效 高有效高有效 0 1 輸出極性輸出極性XOR 所有輸出為組所有輸出為組 合邏輯合邏輯 111 功能功能AC1(n)AC0SYN 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 12，19號(hào)宏單元可號(hào)宏單元可 構(gòu)成這種組態(tài)構(gòu)成這種組態(tài) (d)復(fù)雜模式無反饋組合輸出組態(tài)：復(fù)雜

55、模式無反饋組合輸出組態(tài)： 低有效低有效 高有效高有效 0 1 輸出極性輸出極性XOR 所有輸出為組所有輸出為組 合邏輯合邏輯 101 功能功能 AC1(n) 失效失效 AC0= SYN SYNAC1(m)= SYN 1 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 15，16號(hào)宏單元可構(gòu)號(hào)宏單元可構(gòu) 成這種組態(tài)成這種組態(tài) (e)簡(jiǎn)單模式無反饋組合輸出組態(tài)：簡(jiǎn)單模式無反饋組合輸出組態(tài)： 所有輸出為組所有輸出為組 合邏輯合邏輯 001 功能功能AC1(n)AC0SYN 低有效低有效 高有效高有效 0 1 輸出極性輸出極性XOR 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 15和和16號(hào)宏單元也能號(hào)宏單元

56、也能 構(gòu)成這種組態(tài)構(gòu)成這種組態(tài) (f)簡(jiǎn)單模式本級(jí)組合輸出鄰級(jí)輸入組態(tài)：簡(jiǎn)單模式本級(jí)組合輸出鄰級(jí)輸入組態(tài)： 所有輸出為組所有輸出為組 合邏輯合邏輯 001 功能功能AC1(n)AC0SYN 低有效低有效 高有效高有效 0 1 輸出極性輸出極性XOR 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 輸出緩沖器失效輸出緩沖器失效 除除15和和16號(hào)宏單元外號(hào)宏單元外 都可構(gòu)成這種組態(tài)都可構(gòu)成這種組態(tài) (g)簡(jiǎn)單模式鄰級(jí)輸入組態(tài)：簡(jiǎn)單模式鄰級(jí)輸入組態(tài)： 所有輸出為組所有輸出為組 合邏輯合邏輯 101 功能功能AC1(n)AC0SYN 無效無效 無效無效 0 1 輸出極性輸出極性XOR 東北大學(xué)電子技術(shù)基礎(chǔ)

57、第7章可 編程邏輯器 ispGAL22V10 In-System Programmable E2CMOS PLD Generic Array Logic 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 ispGAL22V10 22V10沒有結(jié)構(gòu)體控制位，能實(shí)現(xiàn)沒有結(jié)構(gòu)體控制位，能實(shí)現(xiàn)16V8和和20V8所所 能實(shí)現(xiàn)的全部功能；能實(shí)現(xiàn)的全部功能；22V10具有更多的乘積項(xiàng)，具有更多的乘積項(xiàng)， 增加了增加了2個(gè)通用的輸入端，其輸出使能控制比個(gè)通用的輸入端，其輸出使能控制比 20V8 更好。更好。 22V10的每個(gè)輸出宏單元可配置成有的每個(gè)輸出宏單元可配置成有(或沒有或沒有)寄存寄存 器。器。 22V10

58、的宏單元和的宏單元和16V8的不同。的不同。 用單個(gè)乘積項(xiàng)控制輸出緩沖器用單個(gè)乘積項(xiàng)控制輸出緩沖器(寄存器和組合配寄存器和組合配 置置)。 每個(gè)輸出至少有每個(gè)輸出至少有8個(gè)乘積項(xiàng)是可用的，內(nèi)部引腳個(gè)乘積項(xiàng)是可用的，內(nèi)部引腳 有更多的乘積項(xiàng)可用。有更多的乘積項(xiàng)可用。 引腳引腳1輸入的時(shí)鐘信號(hào)作為組合輸入，對(duì)于任何輸入的時(shí)鐘信號(hào)作為組合輸入，對(duì)于任何 乘積項(xiàng)都是可用的。乘積項(xiàng)都是可用的。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 ispGAL22V10 單個(gè)乘積項(xiàng)可用來產(chǎn)生一個(gè)全局性的異步單個(gè)乘積項(xiàng)可用來產(chǎn)生一個(gè)全局性的異步 復(fù)位信號(hào)，使所有內(nèi)部觸發(fā)器都復(fù)位為復(fù)位信號(hào)，使所有內(nèi)部觸發(fā)器都復(fù)位為0。

59、 單個(gè)乘積項(xiàng)可用來產(chǎn)生一個(gè)全局性的同步單個(gè)乘積項(xiàng)可用來產(chǎn)生一個(gè)全局性的同步 預(yù)置信號(hào)，使所有內(nèi)部觸發(fā)器在時(shí)鐘的上預(yù)置信號(hào)，使所有內(nèi)部觸發(fā)器在時(shí)鐘的上 升沿到來時(shí)置位為升沿到來時(shí)置位為1。 可以通過編程改變輸出極性。在寄存器配可以通過編程改變輸出極性。在寄存器配 置下，極性的改變發(fā)生在置下，極性的改變發(fā)生在D觸發(fā)器的輸出端，觸發(fā)器的輸出端， 而不是在輸入端。而不是在輸入端。 東北大學(xué)電子技術(shù)基礎(chǔ)第7章可 編程邏輯器 GAL的開發(fā)流程的開發(fā)流程(開發(fā)步驟開發(fā)步驟) 建立用戶源文件建立用戶源文件 用戶源文件就是設(shè)計(jì)者書寫的描述所要實(shí)現(xiàn)邏輯電路功用戶源文件就是設(shè)計(jì)者書寫的描述所要實(shí)現(xiàn)邏輯電路功 能的軟

60、件程序的集合。其軟件程序必須符合某一可編程能的軟件程序的集合。其軟件程序必須符合某一可編程 邏輯設(shè)計(jì)語言的語法規(guī)范。現(xiàn)在廣泛使用的有邏輯設(shè)計(jì)語言的語法規(guī)范?，F(xiàn)在廣泛使用的有ABEL- HDL，VHDL，Verilog-VHDL等硬件描述語言。等硬件描述語言。 編譯用戶源文件編譯用戶源文件 要想使建立起來的用戶源文件變成要下載的數(shù)據(jù)文件要想使建立起來的用戶源文件變成要下載的數(shù)據(jù)文件 (JEDEC)，必須經(jīng)過若干步的語言處理程序。如語法檢，必須經(jīng)過若干步的語言處理程序。如語法檢 查、邏輯化簡(jiǎn)、功能模擬、時(shí)間模擬等。經(jīng)過專用軟件查、邏輯化簡(jiǎn)、功能模擬、時(shí)間模擬等。經(jīng)過專用軟件 處理后，證明用戶建立的