第5章 組合邏輯電路設計

1、半導體集成電路基礎半導體集成電路基礎 第第5 5章章 組合組合 邏輯電路設計邏輯電路設計 合肥工業(yè)大學合肥工業(yè)大學 電子科學與應用物理學院電子科學與應用物理學院 CMOS組合邏輯門的設計. 2 本章重點本章重點 深入討論深入討論CMOS邏輯系列邏輯系列靜態(tài)和動態(tài)、傳輸晶體管、無比和有靜態(tài)和動態(tài)、傳輸晶體管、無比和有 比邏輯比邏輯 優(yōu)化邏輯門的面積、速度、能量或穩(wěn)定性優(yōu)化邏輯門的面積、速度、能量或穩(wěn)定性 低功耗高性能的電路設計技術低功耗高性能的電路設計技術 CMOS組合邏輯門的設計. 3 5.1.1 5.1.1 引言引言 組合電路組合電路(非再生電路非再生電路)的特點的特點 時序電路時序電路(再

2、生電路再生電路)的特點的特點 評價一個邏輯門的設計指標評價一個邏輯門的設計指標 不同的應用會有不同的重點指標不同的應用會有不同的重點指標 Output = f(In) Output = f(In, Previous In) Combinational Logic Circuit OutIn Combinational Logic Circuit Out In State (a)(a)組合電路組合電路 (b)(b)時序電路時序電路 CMOS組合邏輯門的設計. 4 5.1.2 5.1.2 靜態(tài)靜態(tài)CMOSCMOS設計設計 靜態(tài)靜態(tài)CMOS 每一時刻每個門的輸出通過一個低阻路徑連到每一時刻每個門的輸

3、出通過一個低阻路徑連到VDD或或VSS上上 同時在任何時候該門的輸出即為該電路實現(xiàn)的布爾函數(shù)值同時在任何時候該門的輸出即為該電路實現(xiàn)的布爾函數(shù)值 動態(tài)動態(tài)CMOS 把信號值暫時存放在高阻抗電路節(jié)點的電容上把信號值暫時存放在高阻抗電路節(jié)點的電容上 所形成的門比較簡單且比較快速所形成的門比較簡單且比較快速 對噪聲敏感程度增加對噪聲敏感程度增加 本節(jié)討論的靜態(tài)電路類型的設計：本節(jié)討論的靜態(tài)電路類型的設計： 互補互補CMOS 有比邏輯有比邏輯(偽偽NMOS和和DCVSL) 傳輸管邏輯傳輸管邏輯 CMOS組合邏輯門的設計. 5 5.1.3 5.1.3 互補互補CMOSCMOS 概念：概念： 靜態(tài)靜態(tài)CM

4、OS門是上拉網(wǎng)絡門是上拉網(wǎng)絡(PUN)和下拉網(wǎng)絡和下拉網(wǎng)絡(PDN)的組合的組合 PUN和和PDN網(wǎng)絡是以相互排斥的方式構成的網(wǎng)絡是以相互排斥的方式構成的 在穩(wěn)定狀態(tài)時輸出節(jié)點總是一個低阻節(jié)點在穩(wěn)定狀態(tài)時輸出節(jié)點總是一個低阻節(jié)點 VDD F(In1,In2,InN) In1 In2 InN In1 In2 InN PUN PDN 由由PMOS管構成管構成 上拉網(wǎng)絡：每當上拉網(wǎng)絡：每當F(In1,In2,InN) = 1時，它時，它 將提供一條在輸出和將提供一條在輸出和VDD之間的通路之間的通路 由由NMOS管構成管構成 下拉網(wǎng)絡：每當下拉網(wǎng)絡：每當F(In1,In2,InN) = 0時，它時，

5、它 將提供一條在輸出和將提供一條在輸出和GND之間的通路之間的通路 CMOS組合邏輯門的設計. 6 在構成在構成PUN和和PDN網(wǎng)絡時應當記住以下幾點：網(wǎng)絡時應當記住以下幾點： 晶體管可以看成是由其柵信號控制的開關晶體管可以看成是由其柵信號控制的開關 PDN由由NMOS器件構成，而器件構成，而PUN由由PMOS器件構成。理由是器件構成。理由是NMOS 管產(chǎn)生管產(chǎn)生“強零強零”而而PMOS管產(chǎn)生管產(chǎn)生“強強1” (b) (b) 利用利用NMOSNMOS和和PMOSPMOS開關上拉一個節(jié)點開關上拉一個節(jié)點 VDD VDD 0 PDN 0 VDD CL CL PUN VDD 0 VDD - VTn

6、CL VDD VDD VDD |VTp| CL S DS D VGS S SD D VGS (a) (a) 利用利用NMOSNMOS和和PMOSPMOS開關下拉一個節(jié)點開關下拉一個節(jié)點 CMOS組合邏輯門的設計. 7 NMOS邏輯規(guī)則：串聯(lián)器件實現(xiàn)邏輯規(guī)則：串聯(lián)器件實現(xiàn)AND操作，并聯(lián)器件實現(xiàn)操作，并聯(lián)器件實現(xiàn)OR操作操作 PMOS邏輯規(guī)則：串聯(lián)器件實現(xiàn)邏輯規(guī)則：串聯(lián)器件實現(xiàn)NOR操作，并聯(lián)器件實現(xiàn)操作，并聯(lián)器件實現(xiàn)NAND操作操作 PUN和和PDN 是對偶網(wǎng)絡是對偶網(wǎng)絡 互補門在本質上是反相的互補門在本質上是反相的 (NAND, NOR, XNOR) 實現(xiàn)一個具有實現(xiàn)一個具有N個輸入的邏輯門

7、所需要的晶體管數(shù)目為個輸入的邏輯門所需要的晶體管數(shù)目為2N (a) (a) 串聯(lián)串聯(lián) (b) (b) 并聯(lián)并聯(lián) A B BA AB BA CMOS組合邏輯門的設計. 8 例例5.1 5.1 兩輸入兩輸入NANDNAND門門 A B AB ABF 001 011 101 110 A B VDD BA CMOS組合邏輯門的設計. 9 例例5.2 CMOS5.2 CMOS復合門的綜合復合門的綜合 D A BC )CB(ADF D A B C VDD CMOS組合邏輯門的設計. 10 互補互補CMOSCMOS門的靜態(tài)特性門的靜態(tài)特性 A B AB M1 M2 M3M4 Cint VGS1 = VB V

8、GS2 = VA VDS1 D D S S BAF 0.5 m/0.25 m NMOS 0.75 m /0.25 m PMOS weaker PUN 0 1 2 3 012 A A，B :0B :01 1 B=1B=1，A:0A:01 1 A=1A=1，B:0B:01 1 代表很強的上拉；和的代表很強的上拉；和的PUN較弱較弱 和之間的差別主要來自于內部節(jié)點和之間的差別主要來自于內部節(jié)點int的狀態(tài)的狀態(tài) DC電壓傳輸特性與數(shù)據(jù)輸入模式有關電壓傳輸特性與數(shù)據(jù)輸入模式有關 噪聲容限與輸入模式有關噪聲容限與輸入模式有關(例題例題5.2) 合肥工業(yè)大學應用物理系 CMOS組合邏輯門的設計. 11 互

9、補互補CMOSCMOS門的傳播延時門的傳播延時 傳播延時也取決于輸入模式傳播延時也取決于輸入模式 由低到高的翻轉由低到高的翻轉 2個個P管都導通，延時為管都導通，延時為 0.69 (Rp/2) CL 只有只有1個個P管導通，延時為管導通，延時為 0.69 Rp CL 由高到低的翻轉由高到低的翻轉 2個個N管都導通，延時為管都導通，延時為 0.69 (2Rn) CL 增加串聯(lián)的器件會使電路變慢，因而器件增加串聯(lián)的器件會使電路變慢，因而器件 必須設計得較寬以避免性能下降必須設計得較寬以避免性能下降 1.對于對于NAND門，門，NMOS器件設計成器件設計成2倍寬，倍寬， PMOS器件不變器件不變 C

10、L A Rn RpRp B Rn Cint BA 圖圖5.8 5.8 兩輸入兩輸入NANDNAND 門的等效門的等效RCRC模型模型 CMOS組合邏輯門的設計. 12 例例5.3 5.3 延時取決于輸入模式延時取決于輸入模式 A=B=10 A=1, B=10 A=10, B=1 time, psec Voltage, V 輸入數(shù)據(jù)模式輸入數(shù)據(jù)模式延時延時(ps) A=B=0169 A=1, B=0162 A= 01, B=150 A=B=1035 A=1, B=1076 A= 10, B=157 2輸入輸入NAND門門 NMOS = 0.5 m/0.25 m PMOS = 0.75 m/0.2

11、5 m CL = 10 fF 估計延時可以是相當復雜的，它需要仔細考慮內部節(jié)點的電容以及數(shù)估計延時可以是相當復雜的，它需要仔細考慮內部節(jié)點的電容以及數(shù) 據(jù)模式據(jù)模式 CMOS組合邏輯門的設計. 13 思考題思考題5.1 5.1 確定互補確定互補CMOSCMOS門中晶體管的尺寸門中晶體管的尺寸 D A B D A B 1 2 22 2 2 4 4 6 6 12 12 CBADOUT C C CMOS組合邏輯門的設計. 14 確定確定NAND和和NOR門中晶體管的尺寸門中晶體管的尺寸 CL B Rn A Rp B Rp A Rn Cint B Rp A Rp A Rn B Rn CL Cint 2

12、 2 11 1 1 2 2 利用利用NAND實現(xiàn)比用實現(xiàn)比用NOR實現(xiàn)更好實現(xiàn)更好 CMOS組合邏輯門的設計. 15 假設所有的假設所有的NMOS器件具有相同的尺寸，器件具有相同的尺寸， tpHL = 0.69 Reqn(C1+2C2+3C3+4CL) 扇入的考慮扇入的考慮 CL A R5 C3 A R6 B R7 C R8 D B C2 C C1 D R4 R3 R2 R1 F 分布分布RC模型模型 (Elmore延時延時) tpHL = 0.69 (R1C1+(R1+R2) C2 +(R1+R2+R3) C3+(R1+R2+R3+R4) CL) 注意：注意：M1的電阻出現(xiàn)在所有項中，這使該

13、器的電阻出現(xiàn)在所有項中，這使該器 件試圖最小化延時的時候顯得尤為重要件試圖最小化延時的時候顯得尤為重要 CMOS組合邏輯門的設計. 16 例例5.4 5.4 一個四輸入互補一個四輸入互補CMOS NANDCMOS NAND門門 手工分析的目的不是要提供傳播延時完全精確的預測，而是要給出手工分析的目的不是要提供傳播延時完全精確的預測，而是要給出 一個什么因素會影響延時的直觀認識并幫助初步確定晶體管的尺寸一個什么因素會影響延時的直觀認識并幫助初步確定晶體管的尺寸 VDD GND in1 in2 in3 in4 Out CMOS組合邏輯門的設計. 17 注意：應該避免扇入大于或等于注意：應該避免扇入

14、大于或等于4 扇入的平方扇入的平方 函數(shù)函數(shù) 扇入的線性扇入的線性 函數(shù)函數(shù) t tp p與扇入的關系與扇入的關系 互補互補CMOS的缺點的缺點 晶體管數(shù)目為晶體管數(shù)目為2N，明顯增加了它的實現(xiàn)面積，明顯增加了它的實現(xiàn)面積 互補互補CMOS門的傳播延時隨扇入數(shù)迅速增加門的傳播延時隨扇入數(shù)迅速增加 一個門的無負載本征延時在最壞情況下是扇入數(shù)的二次函數(shù)一個門的無負載本征延時在最壞情況下是扇入數(shù)的二次函數(shù) tpHL tpLH CMOS組合邏輯門的設計. 18 大扇入時的設計技術大扇入時的設計技術 調整晶體管尺寸調整晶體管尺寸 當心當心“自載效應自載效應” 只有當負載以扇出為主時放大尺寸才起作用只有當

15、負載以扇出為主時放大尺寸才起作用 逐級加大晶體管尺寸逐級加大晶體管尺寸 降低了起主要作用的電阻，同時使得電容的增加保持在一定的范降低了起主要作用的電阻，同時使得電容的增加保持在一定的范 圍內圍內 缺點：版圖復雜缺點：版圖復雜 InN CL C3 C2 C1 In1 In2 In3 M1 M2 M3 MN 分布分布RC線線 M1 M2 M3 MN (最靠近輸出的晶體管尺寸最小最靠近輸出的晶體管尺寸最小) CMOS組合邏輯門的設計. 19 重新安排輸入重新安排輸入 關鍵信號和關鍵路徑的概念關鍵信號和關鍵路徑的概念 把關鍵路徑上的晶體管靠近門的輸出端可以提高速度把關鍵路徑上的晶體管靠近門的輸出端可以

16、提高速度 C2 C1 In1 In2 In3 M1 M2 M3CL C2 C1 In3 In2 In1 M1 M2 M3CL critical pathcritical path 1 01 1 1 1 01 charged charged charged charged discharged discharged 延時取決于延時取決于C CL L, C, C1 1和和C C2 2放電放電 所需要的時間所需要的時間 延時取決于延時取決于C CL L放電所需要的放電所需要的 時間時間 CMOS組合邏輯門的設計. 20 重組邏輯結構重組邏輯結構 可能降低對扇入的要求，從而減少門的延時可能降低對扇入的

17、要求，從而減少門的延時 CMOS組合邏輯門的設計. 21 組合電路中的性能優(yōu)化組合電路中的性能優(yōu)化 回顧：考慮性能反相器尺寸的確定回顧：考慮性能反相器尺寸的確定 對于一個驅動負載對于一個驅動負載CL的反相器鏈，它的最優(yōu)扇出為的反相器鏈，它的最優(yōu)扇出為f(CL/Cin)1/N N是反相器鏈的級數(shù)，是反相器鏈的級數(shù)，Cin是該鏈中第一個門的扇入電容是該鏈中第一個門的扇入電容 反相器的基本延時公式：反相器的基本延時公式：tp = tp0 ( 1+Cext / Cg ) = tp0 ( 1+f / ) 把前面的方法延伸來解決復雜邏輯電路把前面的方法延伸來解決復雜邏輯電路 復合門的基本延時公式：復合門的

18、基本延時公式： tp = tp0 ( p+gf/ ) f為等效扇出，又稱為電氣努力為等效扇出，又稱為電氣努力 p為該復合門和簡單反相器的本征延時的比為該復合門和簡單反相器的本征延時的比 g稱為邏輯努力，表示一個門與一個反相器提供相同的輸出電流稱為邏輯努力，表示一個門與一個反相器提供相同的輸出電流 時它所表現(xiàn)出的輸入電容比反相器大多少時它所表現(xiàn)出的輸入電容比反相器大多少 CMOS組合邏輯門的設計. 22 例例5.5 5.5 復合門的邏輯努力復合門的邏輯努力 gNAND=4/3，gNOR5/3 A B AB A B AB22 2 2 Cg=4Cunit 4 4 11 Cg=5Cunit A A2

19、1 Cg=3Cunit A BA BA CMOS組合邏輯門的設計. 23 0 1 2 3 4 5 6 7 012345 直線的斜率就是該門的邏輯努力直線的斜率就是該門的邏輯努力 它與縱軸的交點就是本征延時它與縱軸的交點就是本征延時 可以通過調整等效扇出可以通過調整等效扇出(調整晶體調整晶體 管尺寸管尺寸)或通過選擇具有不同邏輯或通過選擇具有不同邏輯 努力的邏輯門來調整延時努力的邏輯門來調整延時 門努力門努力: h = fg 歸一化的延時歸一化的延時 扇出扇出 f NAND2: g=4/3, p = 2 INV: g=1, p=1 延時與扇出的關系延時與扇出的關系 CMOS組合邏輯門的設計. 2

20、4 一條通過組合邏輯塊的路徑的總延時：一條通過組合邏輯塊的路徑的總延時： 運用第五章對反相器采用的類似步驟來決定這條路徑的最小延時運用第五章對反相器采用的類似步驟來決定這條路徑的最小延時 這條路徑的最小延時決定這條路徑的最小延時決定每一級應當具有相同的門努力每一級應當具有相同的門努力 f1g1 f2g2 fNgN N 1j jj j p0 N 1j j p, p gf ptt t 復合門的路徑延時復合門的路徑延時 CMOS組合邏輯門的設計. 25 路徑邏輯努力路徑邏輯努力 G = gi 路徑的有效扇出路徑的有效扇出(電氣努力電氣努力)F = CL/Cg1 分支努力分支努力，考慮電路內部的邏輯扇

21、出考慮電路內部的邏輯扇出b = (Con-path + Coff-path)/Con-path 路徑分支努力路徑分支努力 B = bi F = ( fi/bi ) = ( fi ) / B 總路徑努力總路徑努力H = hi= gi fi = GFB 使路徑延時最小的門努力使路徑延時最小的門努力 h = N H 通過該路徑的最小延時通過該路徑的最小延時 D = tp0 ( pj + N ( N H)/ ) 對于邏輯鏈中的第對于邏輯鏈中的第i個門，可以得到其尺寸，個門，可以得到其尺寸， 1i 1j j j i 11 i b f g sg s CMOS組合邏輯門的設計. 26 例例5.6 5.6 確

22、定組合邏輯延時最小時的尺寸確定組合邏輯延時最小時的尺寸 等效扇出：等效扇出：F = CL/Cg1 = 5 路徑邏輯努力：路徑邏輯努力：G = 1 x 5/3 x 5/3 x 1 = 25/9 路徑分支努力：路徑分支努力：B = 1 (無分支無分支) 總路徑努力：總路徑努力：H = GFB = 125/9, 于是最優(yōu)的每個門的努力于是最優(yōu)的每個門的努力h=4 H = 1.9 根據(jù)門的類型，扇出系數(shù)：根據(jù)門的類型，扇出系數(shù)：f1=1.93, f2=1.93 x 3/5=1.16, f3 = 1.16, f4=1.93 門的尺寸：門的尺寸： a =f1g1/g2=1.16，b=f1f2g1/g3 =

23、 1.34，c= f1f2f3g1/g4 = 2.60 1 a b c CL 5 CMOS組合邏輯門的設計. 27 思考題思考題5.2 5.2 確定反相器電路的尺寸確定反相器電路的尺寸 Out CL 1 2 3 CMOS組合邏輯門的設計. 28 5.2 CMOS5.2 CMOS邏輯門中的功耗邏輯門中的功耗 器件尺寸器件尺寸影響實際電容影響實際電容 輸入和輸出上升下降時間輸入和輸出上升下降時間決定了短路功耗決定了短路功耗 器件閾值和溫度器件閾值和溫度影響漏電功耗影響漏電功耗 開關活動性開關活動性 靜態(tài)部分（只與邏輯電路拓撲結構有關）靜態(tài)部分（只與邏輯電路拓撲結構有關） 邏輯功能邏輯功能 信號統(tǒng)計

24、特性信號統(tǒng)計特性 動態(tài)部分（電路時序特性引起的）動態(tài)部分（電路時序特性引起的） 動態(tài)或虛假翻轉動態(tài)或虛假翻轉 降低開關活動性的設計技術降低開關活動性的設計技術 邏輯重組、輸入排序、分時復用資源、通過均衡信號路徑來減少邏輯重組、輸入排序、分時復用資源、通過均衡信號路徑來減少 毛刺毛刺 CMOS組合邏輯門的設計. 29 靜態(tài)翻轉概率靜態(tài)翻轉概率 0 1 = Pout=0 Pout=1 = P0 (1-P0) 假設輸入是獨立的并均勻分布，任意假設輸入是獨立的并均勻分布，任意N個扇入的靜態(tài)門個扇入的靜態(tài)門 計算兩輸入靜態(tài)計算兩輸入靜態(tài)NOR門的門的0 1 =3/16 N N NN NNNN 2 001

25、0 10 2 2 22 1 1、邏輯功能、邏輯功能 思考題思考題5.3 N5.3 N個扇入的個扇入的XORXOR門門 假設假設N個輸入的個輸入的XOR門的輸入互不相關且均勻分布，推導出開關活動性門的輸入互不相關且均勻分布，推導出開關活動性 因子的表達式因子的表達式 0 1 =1/4 CMOSCMOS邏輯門邏輯門 中的功耗中的功耗 CMOS組合邏輯門的設計. 30 一個邏輯門的開關活動性與輸入信號統(tǒng)計特性密切相關一個邏輯門的開關活動性與輸入信號統(tǒng)計特性密切相關 令令Pa和和Pb 為輸入為輸入A和和B分別等于分別等于1的概率的概率 0 1 = P0 P1 = (1-(1-Pa)(1-Pb) (1-

26、Pa)(1-Pb) 2 2、信號、信號統(tǒng)計特性統(tǒng)計特性 CL A B BA Pa Pb 0 1 01 CMOSCMOS邏輯門邏輯門 中的功耗中的功耗 CMOS組合邏輯門的設計. 31 思考題思考題5.4 5.4 靜態(tài)邏輯門的功耗靜態(tài)邏輯門的功耗 對于基本邏輯門對于基本邏輯門(AND,OR,XOR)推導出推導出01的輸出翻轉概率。的輸出翻轉概率。 For C: P0 1 = P0 P1 = (1-PA) PA= 0.5 0.5 = 0.25 For Z: P0 1 = P0 P1 = (1-PCPB) PCPB= (1 (0.5 0.5) (0.5 0.5) = 3/16 P0 1 = Pout

27、=0 Pout=1 NOR(1 - (1 - PA)(1 - PB) (1 - PA)(1 - PB) OR(1 - PA)(1 - PB) (1 - (1 - PA)(1 - PB) NANDPAPB (1 - PAPB) AND(1 - PAPB) PAPB XOR(1 - (PA + PB- 2PAPB) (PA + PB- 2PAPB) B A Z C 0.5 0.5 CMOS組合邏輯門的設計. 32 由于信號在空間和時間上都存在相關性，這一事實使開關活動性的估由于信號在空間和時間上都存在相關性，這一事實使開關活動性的估 計更為復雜計更為復雜 必須考慮信號間的相關性必須考慮信號間的相關

28、性 p(Z=1) = p(B=1) & p(C=1|B=1)=0 3 3、信號間的相關性、信號間的相關性 重新會聚的扇出重新會聚的扇出 B A Z C 0.5 0.5 CMOSCMOS邏輯門邏輯門 中的功耗中的功耗 CMOS組合邏輯門的設計. 33 起因：門之間的非零傳播延時起因：門之間的非零傳播延時 概念：在一個時鐘周期內一個節(jié)點在穩(wěn)定到正確的邏輯電平之前可概念：在一個時鐘周期內一個節(jié)點在穩(wěn)定到正確的邏輯電平之前可 以出現(xiàn)多次翻轉以出現(xiàn)多次翻轉 4 4、動態(tài)或虛假翻轉、動態(tài)或虛假翻轉 ABC X Z 101000 Unit Delay A B X Z C CMOSCMOS邏輯門邏輯門 中的功

29、耗中的功耗 CMOS組合邏輯門的設計. 34 Out1 Out2 Out3 Out4 Out5 1 圖圖5.22 NAND5.22 NAND門邏輯鏈中的毛刺門邏輯鏈中的毛刺 毛刺構成了功耗的很大一部分毛刺構成了功耗的很大一部分 CMOSCMOS邏輯門邏輯門 中的功耗中的功耗 CMOS組合邏輯門的設計. 35 5.2.2 5.2.2 低功耗技術：降低開關活動性低功耗技術：降低開關活動性 1 1、邏輯重組、邏輯重組 l改變邏輯電路的拓撲結構可以降低它的功耗改變邏輯電路的拓撲結構可以降低它的功耗 結論：對于隨機輸入，鏈形實現(xiàn)比樹形實現(xiàn)總體上具有較低的開關活動性結論：對于隨機輸入，鏈形實現(xiàn)比樹形實現(xiàn)總

30、體上具有較低的開關活動性 （忽略毛刺）（忽略毛刺） A B C D F A B C D O2 F O1 O2 O1 0.5 0.5 3/16 0.5 0.5 0.5 0.5 0.5 0.5 7/64 15/256 3/16 3/16 15/256 AND: P0 1 = P0 P1 = (1 - PAPB) PAPB CMOS組合邏輯門的設計. 36 2 2、輸入排序、輸入排序 降低開關活動降低開關活動 性的設計技術性的設計技術 A B C F 0.5 0.2 0.1 B C A X F 0.2 0.1 0.5 結論：推遲輸入具有較高翻轉率的信號結論：推遲輸入具有較高翻轉率的信號 (即信號概率

31、接近即信號概率接近0.5的信號的信號) (1-0.5 0.2) (0.5 0.2)=0.09(1-0.2 0.1) (0.2 0.1)=0.0196 CMOS組合邏輯門的設計. 37 降低開關活動降低開關活動 性的設計技術性的設計技術 3 3、分時復用資源、分時復用資源 A.A.并行數(shù)據(jù)傳送并行數(shù)據(jù)傳送 B.B.串聯(lián)數(shù)據(jù)傳送串聯(lián)數(shù)據(jù)傳送 圖圖5.25 5.25 并行傳送及分時復用的數(shù)據(jù)總線并行傳送及分時復用的數(shù)據(jù)總線 C t A C t B C 0 1 0 1 tA B 結論：避免對具有獨特數(shù)據(jù)特性的數(shù)據(jù)流采用分時復用結論：避免對具有獨特數(shù)據(jù)特性的數(shù)據(jù)流采用分時復用 CMOS組合邏輯門的設計.

32、 38 降低開關活動降低開關活動 性的設計技術性的設計技術 4 4、通過均衡信號路徑來減少毛刺、通過均衡信號路徑來減少毛刺 電路中產(chǎn)生毛刺主要是由于在電路中路徑長度失配引起的電路中產(chǎn)生毛刺主要是由于在電路中路徑長度失配引起的 信號時序上的這一不失配一般都是由于相對于電路的原始輸入信號路信號時序上的這一不失配一般都是由于相對于電路的原始輸入信號路 徑的長度不同而引起的徑的長度不同而引起的 0 0 1 0 2 0 0 01 1 2 0 0 0 A.A.對毛刺敏感的電路對毛刺敏感的電路 B.B.消除毛刺的電路消除毛刺的電路 結論：使信號路徑長度匹配可以減少毛刺結論：使信號路徑長度匹配可以減少毛刺 C

33、MOS組合邏輯門的設計. 39 有比邏輯有比邏輯 概念概念 有比邏輯試圖減少實現(xiàn)一個給定邏輯功能所需要的晶體管數(shù)目，但有比邏輯試圖減少實現(xiàn)一個給定邏輯功能所需要的晶體管數(shù)目，但 它經(jīng)常以它經(jīng)常以降低穩(wěn)定性降低穩(wěn)定性和和付出額外功耗付出額外功耗為代價為代價 由一個實現(xiàn)邏輯功能的由一個實現(xiàn)邏輯功能的NMOS下拉網(wǎng)絡和一個簡單的負載器件組成下拉網(wǎng)絡和一個簡單的負載器件組成 In1 In2PDN In3 F VDD 負載負載 In1 In2PDN In3 F VDD PMOS 負載負載 A.A.一般情況一般情況 B.B.偽偽NMOSNMOS CMOS組合邏輯門的設計. 40 由于輸出端的電壓擺幅及門的

34、總體功能取決于由于輸出端的電壓擺幅及門的總體功能取決于NMOS和和PMOS的尺的尺 寸比，所以此電路稱為寸比，所以此電路稱為有比電路有比電路 計算偽計算偽NMOS dc傳輸特性傳輸特性 Vin=VDD，通過驅動器和，通過驅動器和 負載器件的電流相等負載器件的電流相等 NMOS器件處于線性工作區(qū)，器件處于線性工作區(qū)， PMOS負載處于飽和狀態(tài)負載處于飽和狀態(tài) 概念概念 VDD F CL 0 22 2 2 DSATp DSATpTpDDp OL OLTnDDn V VVVk V VVVk DSATp nn pp TnDDn pDSATTpDDp OL V W W VVk VVVk V 面積和負載面

35、積和負載 靜態(tài)功耗靜態(tài)功耗 CMOS組合邏輯門的設計. 41 例例5.7 5.7 偽偽NMOSNMOS反相器反相器 考慮一個簡單的偽考慮一個簡單的偽NMOS反相器，反相器，NMOS的尺寸為的尺寸為0.5 m/0.25 m。我。我 們研究縮小們研究縮小PMOS器件尺寸的效果，以說明其對各種參數(shù)的影響。器件尺寸的效果，以說明其對各種參數(shù)的影響。 一個較大的上拉器件不僅提高了性能，同時也由于增加了一個較大的上拉器件不僅提高了性能，同時也由于增加了VOL而使靜態(tài)而使靜態(tài) 功耗增加和噪聲容限減小功耗增加和噪聲容限減小 0.00.51.01.52.02.5 0.0 0.5 1.0 1.5 2.0 2.5

36、3.0 Vin V Vout V W/Lp = 4 W/Lp = 2 W/Lp = 1 W/Lp = 0.25 W/Lp = 0.5 CMOS組合邏輯門的設計. 42 思考題思考題5.5 5.5 偽偽NMOSNMOS中中NORNOR門和門和NANDNAND門的對比門的對比 若在若在NOR或或NAND邏輯之間做出選擇，在偽邏輯之間做出選擇，在偽NMOS中你傾向于用哪一中你傾向于用哪一 種來實現(xiàn)種來實現(xiàn)。 VDD F CL CLK CLK In1 In2 In3 In4 Out CMOS組合邏輯門的設計. 43 如何建立一個更好的負載器件如何建立一個更好的負載器件 差分串聯(lián)電壓開關邏輯差分串聯(lián)電壓

37、開關邏輯(DCVSL)(DCVSL) 差分邏輯：每一個輸入輸出都具有互補的形式差分邏輯：每一個輸入輸出都具有互補的形式 正反饋機制：在不需要負載器件時將其關斷正反饋機制：在不需要負載器件時將其關斷 In1 In2 PDN1 Out In1 In2 PDN2 Out 10 0 on off off on on off on off 1 CMOS組合邏輯門的設計. 44 Out Out B AA B DCVSLDCVSL的例子的例子 B B CMOS組合邏輯門的設計. 45 例例5.8 DCVSL5.8 DCVSL瞬態(tài)響應瞬態(tài)響應 下圖是下圖是DCVSL的一個的一個AND/NAND門瞬態(tài)響應的例子

38、門瞬態(tài)響應的例子 00.20.40.60.81.0 -0.5 0.5 1.5 2.5 Time ns Voltagev A B A B A,B A,B Out=AB Out=AB B A A B M1 M2 M3M4 CMOS組合邏輯門的設計. 46 設計考慮：單端門與差分門設計考慮：單端門與差分門 差分門差分門 vs. vs. 單端門單端門 優(yōu)點：優(yōu)點： 使所需要的門的數(shù)目減少一半使所需要的門的數(shù)目減少一半 避免了由于增加反相器引起的時差問題避免了由于增加反相器引起的時差問題 缺點：缺點： 使需要布置的導線數(shù)量加倍使需要布置的導線數(shù)量加倍 動態(tài)功耗較高動態(tài)功耗較高 CMOS組合邏輯門的設計.

39、 47 5.2.3 5.2.3 傳輸管邏輯傳輸管邏輯 傳輸管基本概念傳輸管基本概念 通過允許原始輸入驅動柵端和源通過允許原始輸入驅動柵端和源-漏端來減少實現(xiàn)邏輯所需要的晶體漏端來減少實現(xiàn)邏輯所需要的晶體 管數(shù)目管數(shù)目 傳輸管實現(xiàn)的傳輸管實現(xiàn)的AND門門 屬于靜態(tài)門：屬于靜態(tài)門： 在所有情況下，電源和地之間都存在一條低阻抗的在所有情況下，電源和地之間都存在一條低阻抗的 通路通路 N個晶體管代替?zhèn)€晶體管代替2N個個(減少了器件的數(shù)目減少了器件的數(shù)目) 沒有靜態(tài)功耗沒有靜態(tài)功耗 無比電路無比電路 雙向雙向 (vs. 單向單向) A B F 0 A 0 B F B B BA BA CMOS組合邏輯門的

40、設計. 48 例例5.9 5.9 傳輸管電路的電壓擺幅傳輸管電路的電壓擺幅 下圖的瞬態(tài)響應表示一個下圖的瞬態(tài)響應表示一個NMOS正在充電一個電容正在充電一個電容 體效應體效應 x處存在很大的處存在很大的VSB 當拉高的時候當拉高的時候 (B 接接GND，S充電接近充電接近 VDD) 器件受體效應的影響，情況更糟器件受體效應的影響，情況更糟 In = 0 VDD VDD x Out 0.5/0.25 0.5/0.25 1.5/0.25 D S B 00.511.52 0.0 1.0 2.0 3.0 x Out In Voltage (V) Time(ns) fxfTnDDx VVVV22 0 C

41、MOS組合邏輯門的設計. 49 傳輸管門不應當象左圖這么串聯(lián)傳輸管門不應當象左圖這么串聯(lián) 右圖的邏輯避免了靜態(tài)功耗，減小了噪聲容限右圖的邏輯避免了靜態(tài)功耗，減小了噪聲容限 B = VDD Out M1 y M2 y = VDD - VTn1 - VTn2 x M1 B = VDD Outy M2 y = VDD - VTn1 C = VDD A = VDD C = VDD A = VDD x = VDD - VTn1 G S G S 串聯(lián)串聯(lián)NMOSNMOS的的PTPT CMOS組合邏輯門的設計. 50 例例5.10 5.10 傳輸管傳輸管ANDAND門的門的VTCVTC 傳輸管邏輯的傳輸管邏

42、輯的VTC也與數(shù)據(jù)有關也與數(shù)據(jù)有關 純傳輸管門是不能使信號再生的純傳輸管門是不能使信號再生的 在經(jīng)過許多連續(xù)的級后可以看到信號在經(jīng)過許多連續(xù)的級后可以看到信號 逐漸減弱。逐漸減弱。(這可以通過間或插入一個這可以通過間或插入一個CMOS反相器來彌補反相器來彌補) A 0 B 0.5/0.25 0.5/0.25 0.5/0.25 1.5/0.25 B=VDD, A=0VDD A=VDD, B=0VDD A=B=0VDD Vout, V Vin, V BAF B CMOS組合邏輯門的設計. 51 差分傳輸管邏輯差分傳輸管邏輯(CPL or DPL)(CPL or DPL) A B PT Networ

43、k Inverse PT Network F F A B B AND/NAND A B B OR/NOR A B XOR/XNOR A F F A B A B A B B B B A AA BB A BAF BAF BAF BAF BAF BAF 基本原理：基本原理：接受真輸入及其互補輸入并產(chǎn)生真輸出及其互補輸出接受真輸入及其互補輸入并產(chǎn)生真輸出及其互補輸出 (B) (B) 傳輸電路舉例傳輸電路舉例 圖圖5.37 5.37 差分傳輸管邏輯差分傳輸管邏輯 CMOS組合邏輯門的設計. 52 CPLCPL的特點的特點 由于電路是由于電路是差分差分方式，所以總是存在互補的數(shù)據(jù)輸入和輸出方式，所以總是存

44、在互補的數(shù)據(jù)輸入和輸出 差分方式的優(yōu)點就是某些復雜的門差分方式的優(yōu)點就是某些復雜的門(如如XOR和加法器和加法器)可以有效地用可以有效地用 少量的晶體管來實現(xiàn)少量的晶體管來實現(xiàn) 由于每個信號的兩種極性都存在，不需要額外的反相器由于每個信號的兩種極性都存在，不需要額外的反相器 靜態(tài)門靜態(tài)門類型，因為定義為輸出的節(jié)點總是通過一個低阻路徑連到類型，因為定義為輸出的節(jié)點總是通過一個低阻路徑連到VDD 和和GND 設計具有設計具有模塊化模塊化的特點。所有的門都采用完全相同的拓撲結構，只的特點。所有的門都采用完全相同的拓撲結構，只 是輸入的排列不同而已是輸入的排列不同而已 由于由于CPL可以構成一個簡單的

45、可以構成一個簡單的XOR以及它能很容易地實現(xiàn)多路開關，以及它能很容易地實現(xiàn)多路開關， 因此它對于實現(xiàn)如加法器和乘法器這樣的結構很有吸引力。因此它對于實現(xiàn)如加法器和乘法器這樣的結構很有吸引力。 設計者不要忽略互補信號所需的隱含的布線開銷設計者不要忽略互補信號所需的隱含的布線開銷 CMOS組合邏輯門的設計. 53 例例5.11 CPL5.11 CPL中的四輸入中的四輸入NANDNAND A B A B X X BB C D C D Y Y DD Y X Y X Out Out XX CMOS組合邏輯門的設計. 54 穩(wěn)定有效的傳輸管設計穩(wěn)定有效的傳輸管設計 方法方法1 1：電平恢復：電平恢復 節(jié)點

46、節(jié)點x可上拉到可上拉到VDD (由于電平恢復由于電平恢復) ，這就消除了反相器中的任何靜，這就消除了反相器中的任何靜 態(tài)功耗態(tài)功耗 在電平恢復器和傳輸管中沒有靜態(tài)電流路徑存在，因為恢復器只有在電平恢復器和傳輸管中沒有靜態(tài)電流路徑存在，因為恢復器只有 在在A為高電平時才有效為高電平時才有效 為使這個電路正確工作，必須仔細確定晶體管的尺寸為使這個電路正確工作，必須仔細確定晶體管的尺寸 (有比有比) Level Restorer M1 M2 A=0 Mn Mr x B Out 1 off = 0 A=1 Out0 on 1 CMOS組合邏輯門的設計. 55 例例5.12 5.12 確定電平恢復器的尺

47、寸確定電平恢復器的尺寸 電平恢復器對器件切換速度和功耗的影響：增加電平恢復器對器件切換速度和功耗的影響：增加tr ，就增加了內部節(jié)點，就增加了內部節(jié)點 x上的電容，從而減慢了這個門的速度；上的電容，從而減慢了這個門的速度； (但是減少但是減少tf) 0100200300400500 0.0 1.0 2.0 W/Lr=1.0/0.25 W/Lr=1.25/0.25 W/Lr=1.50/0.25 W/Lr=1.75/0.25 3.0 Voltage (V) Time (ps) 節(jié)點節(jié)點x不能降低不能降低 到反相器的開到反相器的開 關閾值以下，關閾值以下， 因此不能使輸因此不能使輸 出切換出切換 C

48、MOS組合邏輯門的設計. 56 穩(wěn)定有效的穩(wěn)定有效的 傳輸管設計傳輸管設計方法方法2 2：多種閾值晶體管：多種閾值晶體管 工藝上解決：使用零閾值器件的工藝上解決：使用零閾值器件的NMOS傳輸管可以消除大部分閾值傳輸管可以消除大部分閾值 損失損失 (體效應仍然會阻止全擺幅達到體效應仍然會阻止全擺幅達到VDD) 對功耗有負面影響，這是由于即使對功耗有負面影響，這是由于即使VGS低于低于VT ，也仍然會有亞閾值，也仍然會有亞閾值 電流流過傳輸管電流流過傳輸管 Out In2 = 0V In1 = 2.5V A = 2.5V B = 0V low VT transistors sneak path o

49、n off but leaking CMOS組合邏輯門的設計. 57 穩(wěn)定有效的穩(wěn)定有效的 傳輸管設計傳輸管設計方法方法3 3：傳輸門邏輯：傳輸門邏輯 最廣泛使用的方法最廣泛使用的方法 由柵信號由柵信號C控制的控制的全擺幅全擺幅雙向開關。當雙向開關。當C=1時，時，A=B 雖然傳輸門需要雖然傳輸門需要2個晶體管和較多的控制信號，但它能得到從電源軌個晶體管和較多的控制信號，但它能得到從電源軌 線至軌線電壓的擺幅線至軌線電壓的擺幅 AB C AB C B C = VDD A = VDDB C = VDD A = GND CC GNDC GNDC CMOS組合邏輯門的設計. 58 穩(wěn)定有效的穩(wěn)定有效

50、的 傳輸管設計傳輸管設計舉例：舉例：傳輸門多路開關傳輸門多路開關 S S A B F SBSAF S VDD M2 M1 GND VDD AB SS SS CMOS組合邏輯門的設計. 59 穩(wěn)定有效的穩(wěn)定有效的 傳輸管設計傳輸管設計舉例：舉例：傳輸門傳輸門XORXOR AA B M2 M1 B B B M3/M4 CMOS組合邏輯門的設計. 60 傳輸管和傳輸門邏輯的性能傳輸管和傳輸門邏輯的性能 Rp Rn 2.5V 0V 2.5VVout W/Ln=0.50/0.25 W/Lp=0.50/0.25 圖圖5.48 5.48 在由低至高翻轉時模擬得到的傳輸門等效電阻在由低至高翻轉時模擬得到的傳輸

51、門等效電阻 0.01.02.0 0 10 20 30 Rn Rp Rn|Rp Resistance, k Vout, V 思考題思考題5.7 5.7 放電期間的等效電阻放電期間的等效電阻 模擬一個傳輸門在由高至低翻轉時的等效電阻模擬一個傳輸門在由高至低翻轉時的等效電阻 CMOS組合邏輯門的設計. 61 2 1 690690 0 nn CR.kCR.Vt eq n k eqnp N個傳輸門串聯(lián)網(wǎng)絡的延時：個傳輸門串聯(lián)網(wǎng)絡的延時： 這意味著傳播延時正比于這意味著傳播延時正比于n2，因此隨著鏈中開關數(shù)目的增加而迅速增加，因此隨著鏈中開關數(shù)目的增加而迅速增加 V1Vi-1 C 2.52.5 00 Vi

52、 C C 2.5 0 Vn-1Vn C C 2.5 0 In CC C In Req CC A. A. 傳輸門鏈傳輸門鏈 B. B. 等效的等效的RCRC網(wǎng)絡網(wǎng)絡 Vi+1 VnVn-1Vi+1V1Vi-1Vi ReqReqReq CMOS組合邏輯門的設計. 62 例例5.13 5.13 傳輸門鏈的延時傳輸門鏈的延時 ns.KfF. nn CR.t eqp 72 2 11616 863690 2 1 690 很明顯使用長傳輸管鏈會使延時大大增加很明顯使用長傳輸管鏈會使延時大大增加 解決長延時問題最常用的辦法是每隔解決長延時問題最常用的辦法是每隔m個傳輸門開關切斷串聯(lián)鏈并個傳輸門開關切斷串聯(lián)鏈并

53、 插入一個緩沖器插入一個緩沖器 所得到的延時與開關數(shù)目所得到的延時與開關數(shù)目n成線性關系成線性關系 最優(yōu)數(shù)目最優(yōu)數(shù)目 顯然每段開關的數(shù)目隨顯然每段開關的數(shù)目隨tbuf值的增加而增加值的增加而增加 典型值等于典型值等于3或或4 bufeqp t m nmn CR.t 1 2 1 690 eq buf opt CR t .m71 CMOS組合邏輯門的設計. 63 5.3 5.3 動態(tài)動態(tài)CMOSCMOS設計設計 動態(tài)邏輯，既能減少晶體管的數(shù)目，又能避免靜態(tài)功耗動態(tài)邏輯，既能減少晶體管的數(shù)目，又能避免靜態(tài)功耗 通過增加一個時鐘輸入，它可以相繼完成預充電和條件求值兩個階段通過增加一個時鐘輸入，它可以相

54、繼完成預充電和條件求值兩個階段 5.3.1 5.3.1 動態(tài)邏輯：基本原理動態(tài)邏輯：基本原理 2個主要階段：個主要階段：預充電預充電 (CLK = 0)；求值求值 (CLK = 1) In1 In2PDN In3 Me Mp CLK CLK Out CL VDD Out CLK CLK A B C Mp Me on off 1 off on VDD CBA CMOS組合邏輯門的設計. 64 輸出的情況輸出的情況 一旦動態(tài)門的輸出放電就不可能再充電，直到進行下一次預充電一旦動態(tài)門的輸出放電就不可能再充電，直到進行下一次預充電 門的輸入在求值期間最多只能有一次變化門的輸入在求值期間最多只能有一次變

55、化 在求值期間如果下拉網(wǎng)絡關斷，則輸出有可能處于高阻抗狀態(tài)，在求值期間如果下拉網(wǎng)絡關斷，則輸出有可能處于高阻抗狀態(tài)， 狀態(tài)保存在狀態(tài)保存在CL 動態(tài)邏輯門的重要特性：動態(tài)邏輯門的重要特性： 邏輯功能由邏輯功能由NMOS下拉網(wǎng)絡實現(xiàn)下拉網(wǎng)絡實現(xiàn) 晶體管的數(shù)目明顯少于靜態(tài)情況：為晶體管的數(shù)目明顯少于靜態(tài)情況：為N+2而不是而不是2N 無比的邏輯門無比的邏輯門 只有動態(tài)功耗只有動態(tài)功耗 具有較快的開關速度具有較快的開關速度 設計考慮設計考慮 用對偶的方法來實現(xiàn)另一形態(tài)的動態(tài)邏輯用對偶的方法來實現(xiàn)另一形態(tài)的動態(tài)邏輯 p型動態(tài)門的缺點是比型動態(tài)門的缺點是比n型動態(tài)門慢型動態(tài)門慢 CMOS組合邏輯門的設計

56、. 65 5.3.2 5.3.2 動態(tài)邏輯的速度和功耗動態(tài)邏輯的速度和功耗 預充電周期的時間可以通過改變預充電周期的時間可以通過改變PMOS預充電管的尺寸來調整。然而應預充電管的尺寸來調整。然而應 當避免當避免PMOS太大，因為它會降低門的速度并增加時鐘線上的電容負載太大，因為它會降低門的速度并增加時鐘線上的電容負載 例例5.15 5.15 一個四輸入的動態(tài)一個四輸入的動態(tài)NANDNAND門門 Clk Clk In1 In2 In3 In4 Out -0.5 0.5 1.5 2.5 00.51 In & Clk Out Time, ns Voltage #TrnsVOHVOLVMNMHNMLt

57、pHLtpLHtp 62.5V0VVTn2.5-VTnVTn110ps0ns83ps CMOS組合邏輯門的設計. 66 靜態(tài)門的參數(shù)與時間有關靜態(tài)門的參數(shù)與時間有關 輸出電壓下降的數(shù)量與輸入電壓以及允許的求值時間密切相關輸出電壓下降的數(shù)量與輸入電壓以及允許的求值時間密切相關 如果求值時間很短，那么噪聲電壓必須很大才會破壞信號，換言如果求值時間很短，那么噪聲電壓必須很大才會破壞信號，換言 之，開關閾值確實與時間相關之，開關閾值確實與時間相關 VG CLK Vout (VG=0.55) Vout (VG=0.5) Vout (VG=0.45) CMOS組合邏輯門的設計. 67 正面考慮正面考慮 實

58、際電容較小實際電容較小 每個時鐘周期最多只能翻轉一次每個時鐘周期最多只能翻轉一次 不存在短路功耗不存在短路功耗 負面考慮負面考慮 時鐘功耗很大時鐘功耗很大 晶體管數(shù)目大于實現(xiàn)該邏輯所要求的最小一組晶體管晶體管數(shù)目大于實現(xiàn)該邏輯所要求的最小一組晶體管 當增加抗漏電器件時，可能有短路功耗當增加抗漏電器件時，可能有短路功耗 由于周期性的預充電和放電操作，表現(xiàn)出較高的開關活動性由于周期性的預充電和放電操作，表現(xiàn)出較高的開關活動性 對于均勻分布的輸入，對于均勻分布的輸入，N個輸入門的翻轉概率為個輸入門的翻轉概率為 01=N0/2N In1 In2PDN In3 Me Mp CLK CLK Out CL

59、動態(tài)門的功耗動態(tài)門的功耗 CMOS組合邏輯門的設計. 68 例例5.16 5.16 動態(tài)邏輯的活動性估計動態(tài)邏輯的活動性估計 CL A B BA VDD CL CLK BA VDD CLK ABOut 001 010 100 110 A. A. 靜態(tài)靜態(tài)NORNOR門門 B. nB. n型動態(tài)型動態(tài)NORNOR門門 C. C. 真值表真值表 4 3 2 3 2 16 3 2 323 2 2 2 0 10 4 2 2 00 10 N N N N NOR NN NOR 門：門：動態(tài)動態(tài) 門：門：靜態(tài)靜態(tài) CMOS組合邏輯門的設計. 69 思考題思考題5.8 5.8 活動性計算活動性計算 計算四輸入

60、動態(tài)計算四輸入動態(tài)NAND門的活動性因子，假設各輸入是獨立的并且門的活動性因子，假設各輸入是獨立的并且PA=1 = 0.2；PB=1 = 0.3； PC=1 = 0.5和和PD=1 = 0.4 5.3.3 5.3.3 動態(tài)設計中的信號完整性問題動態(tài)設計中的信號完整性問題 電荷泄漏電荷泄漏 電荷分享電荷分享 電容耦合電容耦合 時鐘饋通時鐘饋通 CMOS組合邏輯門的設計. 70 電荷泄漏電荷泄漏 CL CLK CLK Out A=0 Mp Me Leakage sources CLK VOut Precharge Evaluate 1 2 3 4 動態(tài)電路要求一個最低的時鐘頻率，一般在幾千赫茲左右