楊熙丞201203870124數(shù)字電路報(bào)告綜述

1、數(shù)字電路與數(shù)字邏輯大型試驗(yàn)報(bào)告姓名楊熙丞學(xué)號(hào)201203870124指導(dǎo)教師周曉專業(yè)班級(jí)電氣信息類1201學(xué)院信息學(xué)院提交日期2014年7月9日一. 試驗(yàn)內(nèi)容1. 數(shù)字乘法器的設(shè)計(jì)2. 彩燈循環(huán)顯示控制電路實(shí)驗(yàn)3. 四位二進(jìn)制加法器試驗(yàn)4. 水位報(bào)警器試驗(yàn)二. 4位數(shù)字乘法器設(shè)計(jì)1. 設(shè)計(jì)題目4位數(shù)字乘法器設(shè)計(jì)2. 方案設(shè)計(jì)及原理乘法器的算法可以用算法流程圖來描述。 當(dāng)START信號(hào)為高電平時(shí)，啟動(dòng)乘 法運(yùn)算。在運(yùn)算過程中，共進(jìn)行4次累加和移位操作。當(dāng)i=4時(shí)，表示運(yùn)算結(jié)束， END信號(hào)置為高電平。被乘數(shù)ASTARTENDBiCP積P圖2.原理框圖在明確乘法器的算法之后，便可將電路劃分成數(shù)據(jù)處

2、理單元和控制單元。數(shù) 據(jù)處理單元實(shí)現(xiàn)算法流程圖規(guī)定的寄存、移位、加法運(yùn)算等各項(xiàng)運(yùn)算及操作?？刂茊卧邮諄碜詳?shù)據(jù)處理單元的狀態(tài)信號(hào)并向其發(fā)出控制信號(hào)。REGA和REGB為4位寄存器，分別用于存放被乘數(shù) A、乘數(shù)B。REGS為一 5位寄存器，用于存放加法器輸出的結(jié)果（考慮進(jìn)位時(shí)為5位）。在運(yùn)算過程中，寄存器REGS和REGB合起來用于存放部分積P,因此，REGS和REGB還應(yīng)具 有右移功能，以實(shí)現(xiàn)部分積的右移。寄存器 REGS的移位輸出送寄存器REGB， 寄存器REGB的移位輸出信號(hào)Bi送至控制器，以決定部分積是與被乘數(shù)相加還 是與零相加。并行加法器 ADDER用于實(shí)現(xiàn)4位二進(jìn)制加法運(yùn)算。計(jì)數(shù)器

3、CNT 用于控制累加和移位的循環(huán)次數(shù)。當(dāng)計(jì)數(shù)值等于4時(shí)，計(jì)數(shù)器的輸出信號(hào)i4輸出 高電平?？刂破鱉ULCON的功能是接收來自寄存器REGB的移位輸出信號(hào)Bi和計(jì)數(shù) 器輸出信號(hào)i4,發(fā)出CA、CBo、CBi、CSo、CSi、CLR、CC等控制信號(hào)。其中， CA為寄存器REGA的控制信號(hào)，用于選擇置數(shù)或保持功能；CSo、CSi為寄存器REGS的控制信號(hào)，用于選擇置數(shù)、右移和保持等功能；CB。、CBi為寄存器REGB的控制信號(hào)，用于選擇置數(shù)、右移和保持等功能；CLR為寄存器REGS和計(jì)數(shù)器CNT的異步清零信號(hào)；CC為計(jì)數(shù)器CNT計(jì)數(shù)使能信號(hào)。乘法器的控制單元采用CP脈沖上升沿觸發(fā)，而數(shù)據(jù)處理單元采用

4、 CP的下 降沿觸發(fā)。其目的有二：一是使控制器無需產(chǎn)生數(shù)據(jù)處理單元的時(shí)鐘信號(hào)，降低了控制器復(fù)雜程度；二是為了避免時(shí)鐘偏移對(duì)電路的不良影響。3. 頂層原理圖的設(shè)計(jì)圖3.頂層原理圖4. 底層模塊設(shè)計(jì)REGA:library IEEE;use IEEE.std_logic_1164.all;en tity REGA isport(CP 丄 D:in std_logic;D:in stdogic_vector(3 downto 0);Q:out std_logic_vector(3 dow nto 0);end REGA;architecture one of REGA isbeg inprocess

5、(CP 丄 D,D)beg inif(CPeve nt and CP=1)the n if LD=1 thenQv=D;end if;end if;end process;end;REGBlibrary IEEE;use IEEE.std_logic_1164.all;en tity REGB isport(CP,DIR:in std_logic;S:i n stdo gic_vector(1 dow nto 0);D:i n stdo gic_vector(3 dow nto 0);Q:buffer stdo gic_vector(3 dow nto 0);end REGB;architec

6、ture one of REGB isbeg inprocess(CP,D,S)beg inif(CPeve nt and CP=1)the ncase S iswhe n 00=NULL;whe n 01=QQNULL;end case;end if;end process;end;REGClibrary IEEE;use IEEE.std_logic_1164.all;en tity REGC isport(CP,RD,DIR:in stdo gic;S:i n stdo gic_vector(1 dow nto 0);D:i n stdo gic_vector(4 dow nto 0);

7、Q:buffer stdo gic_vector(4 dow nto 0);end REGC; architecture one of REGC isbeg inprocess(CP,D,S,RD)beg inif(RD=1)the n Q0);elsif (CPeve nt and CP=1)the ncase S iswhe n 00=NULL;whe n 01=QQNULL;end case;end if;end process;end;CNTlibrary IEEE;use IEEE.std_logic_1164.all;use lEEE.stdo gic_ un sig ned.al

8、l;en tity CNT isport(CP,RD,ET:in stdo gic;CO: out std_logic);end CNT;architecture one of CNT issig nal Q:stdo gic_vector(2 dow nto 0); beg inprocess(CP,RD,ET)begi nif(RD=1)the nQv=000;elsif(CPeve nt and CP=1)the n if ET=1 the nif (Q=4)the nQ=000;elseQ=Q+1;end if;end if;end if;end process;process(Q)b

9、eg inif(Q=4)the nCO=1;elseCO=0;end if;end process;end;MULCONlibrary IEEE;use IEEE.std_logic_1164.all;en tity MULCON isport(START,l4,BI,CP:in std_logic;DONE,RD,CA,CB1,CBO,CC1,CCO,ET:out stdo gic);end MULCON;architecture one of MULCON issig nal curre nt_state, next_state:bit_vector(1 dow nto 0);con st

10、a nt s0:bit_vector(1 dow nto 0):=00;con sta nt s1:bit_vector(1 dow nto 0):=01;con sta nt s2:bit_vector(1 dow nto 0):=11;con sta nt s3:bit_vector(1 dow nto 0):=10;beg inCOM:process(curre nt_state,START,BI,l4)beg inDONE=0;RD=0;CA=0;CB1=0;CB0=0;CC1=0;CC0=0;ETDONE=1;if(start=1)then n ext_state=S1;else n

11、 ext_stateRD=1;CAv=1;CB1v=1;CB0=1;n ext_stateif(BI=1)then CC1v=1;CC0=1;ET=1; else ET=1;end if;n ext_stateCB0=1;CC0=1; if(I4=1)the n next_state=S0;else n ext_state=S2;end if;end case;end process COM;REG:process(CP)beg inif CP=1a nd CPeve nt the ncurre nt_state=n ext_state;end if;end process REG;end;A

12、DD4Blibrary IEEE;use IEEE.std_logic_1164.all;use IEEE.stdo gic_ un sig ned.all;en tity ADD4B isport(A:i n stdo gic_vector(3 dow nto 0);B:i n stdo gic_vector(3 dow nto 0);C:out std_logic_vector(3 dow nto 0);COUT :out std_logic);end ;architecture one of ADD4B issig nal CRLT:stdo gic_vector(4 dow nto 0

13、); sig nal AA,BB:std_logic_vector(4 dow nto 0); beg inAA=0&A;BB=0&B;CRLT=AA+BB;C=CRLT(3 dow nto 0);COUT =CRLT(4);圖4仿真結(jié)果當(dāng)A的四位輸入信號(hào)為1111, B的四位輸入信號(hào)為0000時(shí)，P的8位輸出為00000000,滿足結(jié)果要求。6引腳鎖定和下載測(cè)試表一引腳鎖定:SW0A0PIN_N25SW1A1PIN_N26SW2A2PIN_P25SW3A3PIN_AE14SW4B0PIN_AF14SW5B1PIN_AD13SW6B2PIN_AC13SW7B3PIN_C13KEYOSTARTP

14、IN_G26CLKINCPPIN_G25LEDG8ENDPIN_Y12LEDG7P7PIN_Y18LEDG6P6PIN_AA20LEDG5P5PIN_U17LEDG4P4PIN_U18LEDG3P3PIN_V18LEDG2P2PIN_W19LEDG1P1PIN_AF22LEDGOP0PIN_AE22下載測(cè)試：已通過老師審核二.自選設(shè)計(jì)題1. 設(shè)計(jì)題目彩燈循環(huán)顯示控制電路實(shí)驗(yàn)2. 方案設(shè)計(jì)及原理主要芯片由74198構(gòu)成，74198是一種雙向8位移位寄存器74198功能表：清零模式控制時(shí)鐘串行輸入并行輸入輸出功能描述CLEARS1SOCLOCKDSlDSrABCDQA QB QCQD.QH0XXX

15、XXXXXX0 0 00.0清零1XX0XXXXXXQA0 QB0 QC(QD0.QH0）保持111TXXabcda b cd.h并入101TX0XXXX0 QA0 QB0QC0.QG0右移0101TX1XXXX1 QA0 QB0QC0.QG0右移1110T0XXXXXQB0 QC0QD0.QH00左移0110T1XXXXXQB0 QC0QD0.QH01左移1100XXXXXXXQA0 QB0 QC0QD0.QH0）保持此電路設(shè)計(jì)了 5個(gè)輸入端，GAO輸入端與A,B,E,F相連。DI輸入端與C,D,G,H 相連。SO, S1控制左移右移。Cp控制時(shí)鐘脈沖。8個(gè)輸出端顯示結(jié)果。這樣可 以做到二亮

16、二滅右移或左移。當(dāng)SO=O,S1=1時(shí)彩燈左移。當(dāng)S0=1, S仁0時(shí)，彩燈右移。（此時(shí)GAO為高電平， DI為低電平）當(dāng)GAO和DI為高電平時(shí)，彩燈全亮。當(dāng)GAO和DI為低電平時(shí)， 彩燈全滅。圖5頂層原理圖4.仿真結(jié)果CLKB 0111 1DIB 1硼B(yǎng) BD |QBB hB liQBB UQEB 1B 1gB UQKB |SOE IISIB 0此時(shí)為全亮Hs匕Vauc aLi.aa t)psLD.O as:2D.0 as30.0 sk14.3_5 ii sCUC 虹GJU0脳GCQI 準(zhǔn)斯B 0B DB 0B DB 0B 0B DB 0B QB 0B D1 1iiiii07禪L0SDB B

17、 d圖6仿真結(jié)果此時(shí)為全滅5引腳鎖定與下載測(cè)試表2引腳鎖定:CLKINCPPIN_G25SWOAOPIN_N25LEDG7P7PIN_Y18LEDG6P6PIN_AA20LEDG5P5PIN_U17LEDG4P4PIN_U18LEDG3P3PIN_V18LEDG2P2PIN_W19LEDG1P1PIN_AF22LEDGOPOPIN_AE22SW1A1PIN_N26下載測(cè)試已通過老師審核四啟選設(shè)計(jì)題21.設(shè)計(jì)題目四位二進(jìn)制加法器試驗(yàn)2.方案設(shè)計(jì)及原理1試驗(yàn)用到了 74283元件。其中A3A0和B3B0是被加數(shù)，CIN是進(jìn)位標(biāo)志 S3S0顯示結(jié)果，COUT是輸出進(jìn)位標(biāo)志。電路將兩個(gè)四位二進(jìn)制被加數(shù)

18、從電平 開關(guān)SW7SW0輸入，進(jìn)位輸入通過按鍵輸入。和及進(jìn)位輸出直接驅(qū)動(dòng)發(fā)光二極 管。3頂層原理圖設(shè)計(jì)”肢”Plli G26.P I PtH M36 B2Pill ADI3Flli P25I.K25 p PIN AE14 H74283NA1B1A2B2A3B3SUM2sumSJM4coin裁祁訴.一._一.迅躋 E.yVWV4WVWWVKWWWVWWWVWVWVWVWVWVWVWWVWWWVWVW :uI常JifT苑右-TPjTi 、pnFTteSPIN -SZ-PN AC22Pill Cl3insl4BnLADDER i1 = - iI* -|圖7頂層原理圖4仿真結(jié)果JdA2B 1B 陽B

19、D財(cái)B 0EZB 0B3B 0劑1 0EIB LCLHE i|.倉電B 0建B L直B 01 HB 0眄boI圖8仿真結(jié)果當(dāng)A為0001，B為0000,進(jìn)位輸入為1時(shí)，結(jié)果為0010,滿足要求5引腳鎖定與下載測(cè)試表3引腳鎖定:SW0A0PIN_N25SW1A1PIN_N26SW2A2PIN_P25SW3A3PIN_AE14SW4B0PIN_AF14SW5B1PIN_AD13SW6B2PIN_AC13SW7B3PIN_C13KEY0CINPIN_G26LEDG4COUTPIN_U18LEDG3S3PIN_V18LEDG2S2PIN_W19LEDG1S1PIN_AF22LEDG0S0PIN_AE2

20、2試驗(yàn)結(jié)果已通過驗(yàn)收五.自選設(shè)計(jì)題31. 設(shè)計(jì)題目水位報(bào)警器2. 方案設(shè)計(jì)及原理設(shè)計(jì)一個(gè)水位報(bào)警控制器，設(shè)水位高度用四位二進(jìn)制數(shù)A3A2A1A0提供。當(dāng)水位上升到7米時(shí)，白指示燈w開始亮；當(dāng)水位上升到9米時(shí)，黃指示燈y開始 亮：當(dāng)水位上升到11米時(shí)，紅指示燈r開始亮，其它燈滅；水位不可能上升到 14米。試用或非門設(shè)計(jì)此報(bào)警器的控制電路。方案設(shè)計(jì)：根據(jù)邏輯規(guī)定和功能要求，可得到相應(yīng)的真值表。并根據(jù)真值表，畫出卡諾圖再寫出最簡(jiǎn)與-或邏輯表達(dá)式3頂層原理圖設(shè)計(jì) SEiLHiBGF 廠”丁訪-an-=rr i T r n T r t T1S3 -s圖9.頂層原理圖4仿真結(jié)果圖10仿真結(jié)果A3A2A1A0 在 0