EDA教學(xué)規(guī)劃-八路彩燈控制器

1、EDA課程設(shè)計設(shè)計題目：基于 VHDL的8路彩燈控制器設(shè)計一、課程設(shè)計的目的1. 熟悉Quartus U軟件的使用方法，使用VHDL文本輸入設(shè)計法進(jìn)行任務(wù)設(shè) 計。2 .增強(qiáng)自己實際動手能力，獨(dú)立解決問題的能力。3 .通過課程設(shè)計對所學(xué)的知識進(jìn)行更新及鞏固.二、課程設(shè)計的基本要求本次課程設(shè)計是設(shè)計一個8路彩燈控制器，能夠控制8路彩燈按照兩種節(jié) 拍，三種花型循環(huán)變化。設(shè)計完成后，通過仿真驗證與設(shè)計要求進(jìn)行對比，檢驗 設(shè)計是否正確。三、課程設(shè)計的內(nèi)容編寫硬件描述語言VHDL程序，設(shè)計一個兩種節(jié)拍、三種花型循環(huán)變化的8 路彩燈控制器，兩種節(jié)拍分別為 0.25s和0.5s。三種花型分別是：(1) 8路彩

2、燈分成兩半，從左至右順次漸漸點亮，全亮后則全滅。(2 )從中間到兩邊對稱地漸漸點亮，全亮后仍由中間向兩邊逐次熄滅。(3) 8路彩燈從左至右按次序依次點亮，全亮后逆次序依次熄滅。四、實驗環(huán)境PC 機(jī)一臺；軟件 Quartus n 6.0五、課程設(shè)計具體步驟及仿真結(jié)果1、系統(tǒng)總體設(shè)計框架結(jié)構(gòu)Jenpiri2:u1coiorS:u3分頻模塊：把時鐘脈沖二分頻，得到另一個時鐘脈沖，讓這兩種時鐘脈沖來 交替控制花型的速度。二選一模塊：選擇兩種頻率中的一個控制彩燈的花型。8路彩燈的三種花型控制模塊：整個系統(tǒng)的樞紐，顯示彩燈亮的情況2、系統(tǒng)硬件單元電路設(shè)計1.分頻模塊設(shè)計實驗程序：library ieee;

3、use ieee.std_logic_1164.all;en tity fenpin2 isport( clk:in std_logic;clkk:out std_logic);end fenpin2;architecture behav of fenpin2 is beg inprocess(clk)variable clkk1:std_logic:=0;begi nclkk1:= n ot clkk1;if clkevent and clk=1 then end if;clkk=clkk1;end process;end behav;RTL電路圖：波形圖:2. 二選一模塊設(shè)計實驗程序：li

4、brary ieee;use ieee.stdo gic_1164.all;en tity mux21 isport(a,b,s:in stdo gic;y:out stdo gic);end mux21;architecture behave of mux21 isbeg inprocess(a,b,s)beg inif s=0 the n y=a;else y=b;end if;end process;end behave;RTL電路圖:波形圖:3.8路彩燈的三種花型控制模塊設(shè)計程序：library ieee;use ieee.stdo gic_1164.all;use ieee.std_

5、logic_ un sig ned.all;en tity color8 isport(clk,rst:in std_logic;q:out std_logic_vector(7 downto 0);end;architecture a of color8 issignal s:stdogic_vector(4 downto 0);beg inprocess(s,clk)beg inif rst=1 then s=00000;elsif clkevent and clk= 1 thenif s=11111 the ns=00000;else sqqv=10001000;whe n 00010=

6、qqqqqqqqv=11111111;when 01010=qqqqqqqqqqqqqqqqqqqqn ull;end case;end if;end process;RTL電路圖：end;波形圖:4.綜合程序library ieee;use ieee.std_logic_1164.all;en tity fenpin2 isport( clk:in std_logic;clkk:out std_logic);end fenpin2;architecture behav of fenpin2 isbeg inprocess(clk)variable clkk1:std_logic:=0begi

7、 nclkk1:= n ot clkk1;if clkevent and clk=1 thenend if;clkk=clkk1;end process;end behav;library ieee;use ieee.stdo gic_1164.all;en tity mux21 isport(a,b,s:in std_logic;y:out stdo gic);end mux21;architecture behave of mux21 is beg in process(a,b,s)beg inif s=0 the n y=a;else y=b;end if;end process;end

8、 behave;library ieee;use ieee.stdo gic_1164.all;use ieee.std_logic_ un sig ned.all;en tity color8 isport(clk,rst :in std_logic;q:out stdogic_vector(7 downto 0); end;architecture a of color8 issignal s:stdogic_vector(4 downto 0);beg inprocess(s,clk)beg inif rst=1 then s=00000;elsif clkevent and clk=

9、1 then if s=11111 thens=00000;else sqqqqqqqqqqqqqqqqqqqv=11111000; when 10011=qqqqqqqqqqqn ull;end case;end if;end process; end;library ieee;use ieee.stdo gic_1164.all;use ieee.std_logic_ un sig ned.all; en tity balucaide ng is port (clk,s,rst:in std_logic;q:out std_logic_vector(7 downto 0);end;architecture one of balucaide ng is sig nal h0,h1:std_logic;comp onent fenpin2port( clk:in std_logic; clkk:out std_logic); end comp onent;comp onent mux21 port(a,b,s:in std_logic;y:out std_logic); end comp onent;comp onent color8port(clk,rst :in std_logic;q:out stdogic_vector(7 downto 0);e