4bits超前加法進位器的全定制設(shè)計微電子卓越班數(shù)字集成電路課程設(shè)計報告

1、 數(shù)字集成電路課程設(shè)計數(shù)字集成電路課程設(shè)計 題 目：4 bits 超前加法進位器的全定制設(shè)計 姓 名： 席高照 學(xué) 號： 111000833 學(xué) 院： 物理與信息工程學(xué)院 專 業(yè)： 微電子（卓越班） 年 級： 2010 級 指導(dǎo)教師： 陳群超 （簽名） 2013 年 6 月 3 日 目 錄 第第 1 1 章章 概概 述述 .1 1 1.1 課程設(shè)計目的 .1 1.2 課程設(shè)計的主要內(nèi)容 .1 1.2.1 設(shè)計題目 .1 1.2.2 設(shè)計內(nèi)容 .1 第第 2 2 章章 功能分析及邏輯分析功能分析及邏輯分析 .2 2 2.1 功能分析 .2 2.2 推薦工作條件 .3 2.3 電性能 .3 2.4

2、 真值表 .6 2.5 表達式 .6 2.6 電路圖 .7 第第 3 3 章章 電路設(shè)計與器件參數(shù)設(shè)計電路設(shè)計與器件參數(shù)設(shè)計 .8 8 3.1 性能指標： .8 3.2 模塊劃分 .8 3.2.1 輸出級電路設(shè)計 .8 3.2.2 內(nèi)部反相器 .9 3.2.3 內(nèi)部電路等效 .9 3.2.4 輸入級電路 .10 3.2.5 輸出緩沖級電路 .10 3.2.6 輸入、輸出保護電路 .10 3.3 本章小結(jié) .11 第第 4 4 章章電路模擬與仿真電路模擬與仿真 .1 12 2 4.1 電路搭建 .12 4.1.1 建立新庫 .12 4.1.2 建立schematic view.13 4.1.3

3、建立symbol.14 4.1.4 建立總體電路schematic view.14 4.1.5 建立總體symbol.15 4.1.6 測試電路 .16 4.2 功能仿真 .16 4.3 功耗仿真 .18 4.4 仿真結(jié)果分析.18 4.5 本章小結(jié) .18 第第 5 5 章章版圖設(shè)計版圖設(shè)計 .1 19 9 5.1 原理 .19 5.2 反相器版圖 .19 5.3 輸入級 .20 5.4 輸出級 .20 5.5 輸出緩沖 .20 5.6 異或門 .21 5.7 或非門 .23 5.8 與非門 .24 5.9 整體版圖 .25 5.10 本章小結(jié) .25 心心 得得 .2 26 6 參考文獻參

4、考文獻 .2 27 7 附附 錄錄 .2 28 8 附錄 1 74ls283 中文資料 .28 第 1 章 概 述 1.1 課程設(shè)計目的 綜合應(yīng)用已掌握的知識 熟悉集成電路設(shè)計流程 熟悉集成電路設(shè)計主流工具 強化學(xué)生的實際動手能力 培養(yǎng)學(xué)生的工程意識和系統(tǒng)觀念 培養(yǎng)學(xué)生的團隊協(xié)作能力 1.2 課程設(shè)計的主要內(nèi)容 1.2.1 設(shè)計題目 4bits 超前進位加法器全定制設(shè)計 1.2.2 設(shè)計要求 vdd=1.8v,voh=4.6v,vol=0.4v 可驅(qū)動 10 個 lsttl 電路（相對于 15pf 電容負載） 1 rf ttns / 6 tlh thl tns / 10 plh phliii

5、tabccons / 12 plh phliiii tabcsns 32,25 diswork pmw fmhz 1.2.3 設(shè)計內(nèi)容 功能分析及邏輯分析 電路設(shè)計及器件參數(shù)設(shè)計 估算功耗與延時 電路模擬與仿真 版圖設(shè)計 版圖數(shù)據(jù)提交及考核，課程設(shè)計總結(jié) 第 2 章 功能分析及邏輯分析 2.1 功能分析 74283 為 4 為超前進位加法器，不同于普通串行進位加法器由低到高逐級進位，超前 進位加法器所有位數(shù)的進位大多數(shù)情況下同時產(chǎn)生，運算速度快，電路結(jié)構(gòu)復(fù)雜。其管 腳圖如下： 圖圖 2-1 74283 芯片的引腳功能表： 表表 2-1 74283 引腳功能 引腳位符號名稱及功能 4,1,13,

6、10 1 2 3 4 和輸出端 5，3,14,12a1，a2，a3，a4運算輸入端 6，2,15,11b1，b2，b3，b4運算輸入端 7c0進位輸入端 9c4進位輸出端 8gnd接地（0v） 16vcc正電壓電源 2.2 推薦工作條件 表表 2-2 smic 0.18 工藝工作條件 2.3 電特性 表表 2-3-1 直流工作規(guī)格 symbolparameter conditionsmi n typ (not e 1) maxuni ts vi input clamp voltage cc v =min i i =-18ma -1.5v dm542.53.4 oh v high lever o

7、utput voltage , ccoh vmin imax , ilih vmax vmin dm742.73.4 v dm540.250.4 , ccol vmin imax , ilih vmax vmin dm740.350.4 ol v low lever output voltage 4, olcc ima vmin dm740.250.4 v a b0.5 i i input currentma x input voltage cc vmax 7 i vv co0.1 ma a b40 ih i high lever input current cc vmax 2.7 i vv

8、co20 ua a b-0.8 il i low lever input current cc vmax 0.4 i vv co-0.4 ma dn54-100 os i short circuit output cc vmax (note 2) dm74-100 ma 1cc i supply current cc vmax (note 3) 1934ma 2cc i supply current cc vmax (note 4) 2239ma 表表 2-3-2 交流特性 2 l kr 15 l cpf 50 l cpf symbolparameterfrom(input) to(outpu

9、t) minmaxminmax un its plh t propagation delay time low to high lever output co to 1 , 2 1011ns phl t propagation delay time high to low lever output co to 1 , 2 1012ns plh t propagation delay time low to high lever output co to 3 1011ns phl t propagation delay time high to low lever output co to 3

10、1012ns plh t propagation delay time low to high lever output co to 4 1011ns phl t propagation delay time high to low lever output co to 4 1012ns plh t propagation delay time low to high lever output ii orba to i 1011ns phl t propagation delay time high to low lever output ii orba to i 1012ns plh t p

11、ropagation delay time low to high lever output co to c4810ns phl t propagation delay time high to low lever output co to c4811ns plh t propagation delay time low to high lever output ii orba to c4 810ns phl t propagation delay time high to low lever output ii orba to c4 811ns 2.4 真值表 表表 2-4 真值表 2.5

12、表達式 定義兩個中間變量 gi 和 pi： 所以： 進而可得各位進位信號的羅輯表達如下 2.6 電路圖 圖圖 2-2 第 3 章 電路設(shè)計及器件參數(shù)設(shè)計 3.1 性能指標 vdd=1.8v,voh=4.6v,vol=0.4v 可驅(qū)動 10 個 lsttl 電路（相對于 15pf 電容負載） 1 rf ttns / 6 tlh thl tns / 10 plh phliii tabccons / 12 plh phliiii tabcsns 32,25 diswork pmw fmhz 3.2 模塊劃分 根據(jù)電路原理，可以將加法器的電路分為五級：輸入級、內(nèi)部反相器、內(nèi)部邏輯門、 輸出級和輸出緩沖

13、級。 3.2.1 輸出級電路設(shè)計 其中 15 l cpf vdd=1.8v 聯(lián)立可求得 wn=18.7u19u wp=3.93wn=73.9u74u l=0.18u 3.2.2 內(nèi)部反相器 其中 tr=tf=1ns，為負載電容 一般來說，內(nèi)部反相器的負載由三個部分電容構(gòu)成，分別是： 本級漏極的 pn 結(jié)電容 cpn 下級的柵電容 cg 連線雜散電容 cs ()(2 ) pnjjsw ccwbcwb cj 是單位面積的結(jié)電容，cjsw 是單位長度的周邊電容，b 為有源區(qū)寬度，這里取 0.3um。 所以 916 2.02 101.0704 10 pnn cw cg=(wn+wp)lcox= 150

14、.7pf 這里的 wn 和 wp 近似取輸出級的 wn 和 wp 的值 一般情況下，連線雜散電容遠小于柵電容，故本次設(shè)計忽略 cs 的影響 綜合上述三部分的電容量，可以得到內(nèi)部反相器的負載 913 2.02 101.508 10 ln cw 由于 tr=tf，由公式可近似認為 3.93 n pnnp uwww lull 故 由 tr=tf=1ns， 可得 wn=0.1887um，取 wn=0.22um，則 wp=0.75um 3.2.3 內(nèi)部電路等效 內(nèi)部邏輯門的設(shè)計采用與非門的等效反相器設(shè)計，也就是根據(jù)晶體管的串并聯(lián)關(guān)系， 再根據(jù)等效反相器中相應(yīng)晶體管的尺寸，直接獲得與非門的各晶體管的尺寸的

15、方法。 以兩輸入與非門為例： p 管的 w/l 的計算 將兩輸入與非門的兩個并聯(lián) p 管等效為內(nèi)部反相器的 p 管，為保證在只有一個 pmos 管導(dǎo)通的情況下，仍能獲得所需要的上升時間，要求各 pmos 管的寬長比與反相 器中的 pmos 管相同，即 wp=0.75um n 管的 w/l 的計算 考慮到 n 管的串聯(lián)結(jié)構(gòu)，為保持下降時間不變，各 n 管的等效電阻必須縮小 3 倍， 也就是它們的寬長比必須是反相器中的管的寬長比的 3 倍，即 wn=0.66um 同理可得其他門的管子的尺寸。 3.2.4 輸入級電路 提拉管 pm1 的(w/l)的計算 為了節(jié)省面積，同時又能使較快上升，取(w/l)

16、=3，此處的 l=0.18um，即 w=0.54um。 cmos 反相器 pm0 管(w/l)的計算 這個管的(w/l)可以參考內(nèi)部反相器的計算過程，這里取(w/l)=0.75um/0.18um。 cmos 反相器 n 管(w/l)的計算 由于要與兼容，而的輸出電平在 0.2v 到 2v 之間，因此要選取反相器的轉(zhuǎn)換電平為 ,max,min 1.1 2 itit it vv vv 另外，由半導(dǎo)體器件物理知識可知： 算出 0 5.68 p n k k 所以 6.24 w l 所以 1.13/0.18 w umum l 3.2.5 輸出緩沖級電路 由于輸出級要驅(qū)動 ttl 電路，故輸出級部分要在輸

17、出級前加入一級緩沖級電路。 如圖所示，將與輸出級的異或門和或非門等效為一個反相器，與中間級緩沖級電路 計算相類似，可以算得緩沖級 n、p 管的尺寸。 n=(43+92)/(2.5+5)=18 (w/l)n=18=0.77um/0.18um (w/l)p=3.9318=3um/0.18um 3.2.6 輸入、輸出保護電路 因為 mos 器件的柵極有極高的絕緣電阻，當柵極處于浮置狀態(tài)時，由于某種原因， 感應(yīng)的電荷無法很快地泄放掉。而 mos 器件的柵氧化層極薄，這些感應(yīng)的電荷使得 mos 器件的柵與襯底之間產(chǎn)生非常高的電場。該電場強度如果超過柵氧化層的集成極限， 則發(fā)生柵擊穿，使 mos 器件失效

18、，因此要設(shè)置保護電路。 保護電路，采用標準形式，可從工藝文件中直接調(diào)用標準焊盤電路。 3.3 本章小結(jié) 通過本次實驗，我了解了集成電路設(shè)計時候的電路劃分，了解了在不同位置需要有 什么樣的管子，如輸入輸出要有保護電路，驅(qū)動較大的負載需要設(shè)計較大尺寸的管子。 同時我還掌握了不同管子的尺寸的計算方法，以及電容的計算方法。 第 4 章 電路模擬與仿真 4.1 電路搭建 4.1.1 建立新庫 圖圖 4-1 4.1.2 建立 schematic view 圖圖 4-2 圖圖 4-3 4.1.3 建立 symbol 圖圖 4-4 其它邏輯門電路同樣過程建立 schematic view 和 symbol v

19、iew。 4.1.4 建立總體電路 schematic view 圖圖 4-5 4.1.5 建立總體 symbol 圖圖 4-6 4.1.6 測試電路 圖圖 4-7 4.2 功能仿真 圖圖 4-8 圖圖 4-9 圖圖 4-10 圖中從上到下依次是 a1 a2 a3 a4 ,b1 b2(圖 4-8）b3 b4 ,cin（圖 4-9）,c4 s1 s2 s3 s4（圖 4-10） 。 4.3 功耗仿真 圖圖 4-11 4.4 仿真結(jié)果分析 通過仿真結(jié)果可以看出電路邏輯功能正確，能實現(xiàn)加法及進位。從 a4 到 z4 的延時 滿足，功耗為 6.63mw。仿真的頻率為 50mhz。 4.5 本章小結(jié) 通

20、過本次實驗，我了解了 cadence 的使用，學(xué)會了畫原理圖及仿真，并對仿真結(jié)果進 行分析。 第 5 章 版圖設(shè)計 5.1 原理 版圖設(shè)計時采用層次化，全手工的形式設(shè)計版圖。整個版圖設(shè)計的思想是先小后大， 即先畫出各級的版圖，并進行 drc 檢查，檢查無誤后進行保存，最后調(diào)用這些單元進行 最后的版圖設(shè)計。另外，本次設(shè)計的 coms 尺寸有些比較大，故畫版圖時多以梳狀形式 來設(shè)計，這樣可以減小版圖的面積，而又能保持其原來的性能。工具 virtuso 的使用。 5.2 反相器版圖 圖圖 5-1 圖圖 5-2 5.3 輸入級 圖圖 5-3 5.4 輸出級 圖圖 5-4 5.5 輸出緩沖 圖圖 5-5 5.6 異或門 圖圖 5-6 5.7 或非門 圖圖 5-7 5.8 與非門 圖圖 5-8 5.9 整體版圖 圖圖 5-9 5.10 本章小結(jié) 通過本次實驗，我了解了工具 virtuso 的使用，學(xué)會了畫版圖及仿真及在繪制版圖過 程中規(guī)則