[畢業(yè)設(shè)計(jì)精品]高速雷達(dá)數(shù)據(jù)采集系統(tǒng)的FPGA設(shè)計(jì)

1、目 錄摘要引言1第一章 系統(tǒng)的背景及功能的描述21.1 系統(tǒng)的背景及功能的描述2第二章 數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)4 2.1 系統(tǒng)的結(jié)構(gòu)設(shè)計(jì)4 2.1.1 術(shù)語定義和數(shù)據(jù)組織4 2.2 硬件設(shè)計(jì)42.2.1 精細(xì)采集模塊結(jié)構(gòu)42.2.2 通信接口部分6 2.3 軟件設(shè)計(jì) 7 2.31 fpga內(nèi)部功能模塊分析7 2.32 采集控制模塊8第三章 fpga在系統(tǒng)中的應(yīng)用9 3.1時(shí)鐘及相關(guān)網(wǎng)絡(luò)9 3.2雙端口ram9 3.3 控制邏輯9第四章fpga的完成工作104.1 采集波門的產(chǎn)生104.2 方位寄存器和距離寄存器104.3 記錄當(dāng)前方位和當(dāng)前距離104.4 波門的產(chǎn)生和終止114.5 在每幀數(shù)據(jù)開始

2、時(shí)添加標(biāo)志位114.6 精細(xì)采集數(shù)據(jù)的存儲(chǔ)114.7 數(shù)據(jù)傳輸12結(jié)論16致謝17參考文獻(xiàn)18 高速雷達(dá)數(shù)據(jù)采集系統(tǒng)的fpga設(shè)計(jì) 摘要 數(shù)據(jù)采集技術(shù)是信號(hào)處理的一個(gè)非常重要的環(huán)節(jié)，廣泛應(yīng)用于通信、雷達(dá)、圖像處理等領(lǐng)域。 在數(shù)據(jù)采集系統(tǒng)的前端數(shù)字信號(hào)處理（digital signal processing，dsp）中，如fft、fir、iir 濾波等，以往一般都是利用dsp 內(nèi)部的硬件乘法器加軟件控制來實(shí)現(xiàn)。dsp 的工作方式是通過內(nèi)部的cpu 逐條執(zhí)行軟件指令來完成各種運(yùn)算和邏輯功能的，在排隊(duì)式串行指令執(zhí)行方式下，工作速度和效率也將大打折扣。為了提高數(shù)字信號(hào)處理速度，現(xiàn)在一些實(shí)現(xiàn)專用算法的d

3、sp 模塊和通信接口也由fpga 或者cpld 實(shí)現(xiàn)。 常用的數(shù)據(jù)采集方案往往采用單片機(jī)或dsp(數(shù)字信號(hào)處理器)作為控制器，控制adc(模-數(shù)轉(zhuǎn)換器)、存儲(chǔ)器和其他外圍電路的工作。但由于單片機(jī)本身的指令周期以及處理速度的影響，難以達(dá)到多通道高速數(shù)據(jù)采集系統(tǒng)的要求，dsp雖然可以實(shí)現(xiàn)較高速的數(shù)據(jù)采集，但其速度提高的同時(shí)，也提高了系統(tǒng)的成本；并且單片機(jī)和dsp的各種功能要靠軟件的運(yùn)行來實(shí)現(xiàn)，執(zhí)行的速度和效率較低，軟件運(yùn)行時(shí)間在整個(gè)采樣時(shí)間中占很大的比例。而fpga(現(xiàn)場可編程門陣列)在高速數(shù)據(jù)采集方面有單片機(jī)和dsp無法比擬的優(yōu)勢，fpga具有時(shí)鐘頻率高，內(nèi)部延時(shí)小，全部控制邏輯由硬件完成，速度

4、快，效率高，組成形式靈活等特點(diǎn)。 本文提出了一種用于雷達(dá)回波信號(hào)采集的高速雷達(dá)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方法。該系統(tǒng)由fpga芯片之間的邏輯控制，具有設(shè)計(jì)靈活、結(jié)構(gòu)簡單、實(shí)時(shí)性高、可靠性高等特點(diǎn)，實(shí)現(xiàn)了對數(shù)十兆赫的回波信號(hào)進(jìn)行的采樣和存儲(chǔ)。關(guān)鍵詞：高速雷達(dá)；數(shù)據(jù)采集系統(tǒng)；現(xiàn)場可編程門陣列design of high speed radar data sampling system based on fpgaabstract the data collect technology is a very important link of signal treatment , applies to fiel

5、ds such as communication , radar , image treatment broadly. in data collect system fore-end digital signal processing (digital signal processing , dsp), if fft , fir , iir wave filtering etc., be to make use of the internal dsp hardware multiplier to add a software come to come true under the contro

6、l of in the past in general. the dsp mechanics is to accomplish the various arithmetic and logic function by the fact that internal cpu carries out a software article by article coming instruction , the operating rate and efficiency cant will big under queuing system serial instruction implementatio

7、n way, selling at a discount. for improving digital signal processing speed, the dsp module and communication interface realizing the special use algorithm realize a few now also from fpga or cpld.the commonly used data acquisition plan often uses the monolithic integrated circuit or dsp (digital si

8、gnal processor) takes the controller, controls adc (mold - number switch), the memory and other periphery electric circuit work. but as a result of the monolithic integrated circuit itself instruction cycle as well as the processing speed influence, achieves the multichannel high speed data gatherin

9、g system with difficulty the request, dsp although may realize the high speed data acquisition, but its speed enhances at the same time, also enhanced the system cost; and the monolithic integrated circuit and dsp each kind of function must depend on the software the movement to realize, the executi

10、on speed and the efficiency are low, the software running time accounts for the very great proportion in the entire sampling time. but fpga (scene programmable gate array) has the superiority in the high speed data gathering aspect which the monolithic integrated circuit and dsp are unable to compar

11、e, fpga has the clock frequency to be high, the internal time delay is small, the completely control logic completes by the hardware, the speed is quick, the efficiency is high, composes the form nimbly and so on the characteristics.the design of high speed radar data sampling system is introduced i

12、n this paper.high speed radar data gathering system design method. logic control among chips in this system is implemented by fpga (field programmable gate array) this system has some characteristics :vivid design ,sample construction ,high real time function ,high dependable etc., which has realize

13、d sampling and memory that the logarithmic ten megahertz echo signal carries out.key words high speed radar; data sampling system; fpga引言數(shù)據(jù)采集是數(shù)字信號(hào)處理過程中的一個(gè)重要環(huán)節(jié)，在低速數(shù)據(jù)采集領(lǐng)域，系統(tǒng)要求的采樣速率低，數(shù)傳輸量小，系統(tǒng)的實(shí)現(xiàn)較容易，常用單片機(jī)系統(tǒng)完成數(shù)據(jù)采集、串行接口完成數(shù)據(jù)傳輸；在高速數(shù)據(jù)采集領(lǐng)域，系統(tǒng)要求的采樣速率高、采集精度高、數(shù)據(jù)傳輸量大，于是系統(tǒng)的抗干擾、數(shù)據(jù)的傳輸、數(shù)據(jù)的存儲(chǔ)問題就成了系統(tǒng)構(gòu)建必須克服的關(guān)鍵問題。隨著數(shù)據(jù)采集對

14、速度性能的要求越來越高，傳統(tǒng)采集系統(tǒng)的弊端就越來越明顯。單片機(jī)的時(shí)鐘頻率較低且需用軟件實(shí)現(xiàn)數(shù)據(jù)采集，這使得采集速度和效率降低，此外軟件運(yùn)行時(shí)間在整個(gè)采樣時(shí)間中也占很大的比例。目標(biāo)的識(shí)別需要高精度的數(shù)據(jù)，為了得到這些數(shù)據(jù)，必須以更高頻率對回波進(jìn)行采集。而用于目標(biāo)識(shí)別的精確數(shù)據(jù)所使用的采樣頻率通常需要達(dá)到36mhz或更高，為了滿足數(shù)據(jù)采集對速度的要求，本文就著重介紹了一種基于fpga設(shè)計(jì)實(shí)現(xiàn)的高速數(shù)據(jù)采集系統(tǒng)。系統(tǒng)使用的開窗采集是在目標(biāo)檢測成功完成的前提下進(jìn)行的。它利用目標(biāo)檢測的結(jié)果，得到目標(biāo)方位和距離信息，然后在下一次雷達(dá)掃描中，在該方位和距離上形成脈沖為1us的采集波門，利用這一采集波門控制采

15、樣電路模塊，完成一次高采樣頻率、高精度的采集。第一章 系統(tǒng)的背景及功能的描述1.1系統(tǒng)的背景及功能的描述 在許多儀器和控制系統(tǒng)中，高速數(shù)據(jù)采集電路是必不可少的，也是經(jīng)常需要解決的問題。我們設(shè)計(jì)的數(shù)據(jù)采集系統(tǒng)就可以通用在許多儀器和控制系統(tǒng)中。數(shù)據(jù)采集電路設(shè)計(jì)方法很多，但往往離不開a/d轉(zhuǎn)換電路、數(shù)據(jù)緩存電路、控制邏輯電路、地址發(fā)生器、址譯碼電路等。而數(shù)據(jù)緩存、控制邏輯、地址譯碼等電路通常是由ram芯片、與非門、觸發(fā)器、緩沖/驅(qū)動(dòng)器等構(gòu)成。我們用（fpga）可編程門陣列電路來實(shí)現(xiàn)這些器件的功能。 數(shù)據(jù)傳送的查詢方式和中斷方式都是在cpu的控制下進(jìn)行的，因而傳輸速度受指令運(yùn)行速度。直接存儲(chǔ)器存取方式

16、，即dma(direct memory access)方式。存儲(chǔ)器與外設(shè)在dma控制器控制下，直接傳送數(shù)據(jù)而不通過cpu，傳輸速率主要取決于存儲(chǔ)存取速度。所以在dma過程中，數(shù)據(jù)傳輸完全由dma控制器控制，不占用cpu的時(shí)間。隨著電子技術(shù)的發(fā)展，在智能化系統(tǒng)中要求傳送的數(shù)據(jù)量愈來愈大，速度愈來愈快，所以設(shè)計(jì)性能優(yōu)良的高速數(shù)據(jù)采集電路一直是電子設(shè)計(jì)中的一個(gè)關(guān)鍵技術(shù)。在高速數(shù)據(jù)采集系統(tǒng)中，若采用指令方式控制a/d轉(zhuǎn)換，則至少需要34條指令，當(dāng)指令執(zhí)行時(shí)間大于a/d轉(zhuǎn)換器的采樣時(shí)間時(shí)，就會(huì)極大地限制a/d轉(zhuǎn)換器的速度；若采用直接存儲(chǔ)器存取，即dma（direct memory access）傳送方式

17、，可以最大限度地達(dá)到a/d轉(zhuǎn)換器的最高采樣率，但是這種方式需要有專門的dma控制器，同時(shí)要求cpu支持這種接口，由于單片機(jī)一般不能和專用的dma控制器直接接口，因此在單片機(jī)控制的高速數(shù)據(jù)采集系統(tǒng)中dma方式很難實(shí)現(xiàn)。fpga(fieldprogrammablegatearray)即現(xiàn)場可編程門陣列，它是在pal、gal、epld等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。fpga其集成規(guī)模比較大，適用于時(shí)序、組合等各種邏輯電路應(yīng)用場合，兼有串、并行工作方式和高集成度、高速、高可靠性等明顯的特點(diǎn)，其時(shí)鐘延遲可達(dá)納秒級，同時(shí)，在基于芯片的設(shè)計(jì)中可以減少芯片數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)的性能

18、指標(biāo)和可靠性。它是作為專用集成電路(asic)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。而且fpga的現(xiàn)場可編程技術(shù)使可編程器件在使用上更為方便，大大減少了設(shè)計(jì)費(fèi)用，降低了設(shè)計(jì)風(fēng)險(xiǎn)。fpga在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用。隨著功耗和成本的進(jìn)一步降低，fpga還將進(jìn)入更多的應(yīng)用領(lǐng)域。 如何實(shí)現(xiàn)快速的時(shí)序收斂、降低功耗和成本、優(yōu)化時(shí)鐘管理并降低fpga與pcb并行設(shè)計(jì)的復(fù)雜性等問題，一直是采用fpga的系統(tǒng)設(shè)計(jì)工程師需要考慮的關(guān)鍵問題。如今，隨著fpga向更高密度、更大容量、更低功耗和集成更多i

19、p的方向發(fā)展，系統(tǒng)設(shè)計(jì)工程師在從這些優(yōu)異性能獲益的同時(shí)，不得不面對由于fpga前所未有的性能和能力水平而帶來的新的設(shè)計(jì)挑戰(zhàn)。由于雷達(dá)重復(fù)掃描周期中，回波信號(hào)往往只占很小的時(shí)間部分。為了高效地獲取回波數(shù)據(jù)，往往采用距離窗口推遲采樣，以便濾除雷達(dá)重復(fù)周期中與目標(biāo)無關(guān)的信號(hào)，提高數(shù)據(jù)有效率。因此系統(tǒng)觸發(fā)信號(hào)、采樣門、采樣距離等都在變化。數(shù)據(jù)采集系統(tǒng)要解決的問題主要是數(shù)據(jù)的采集和傳輸問題。為了增強(qiáng)設(shè)計(jì)的靈活性和可擴(kuò)展性，系統(tǒng)采用fpga（field programmable logic array）來實(shí)現(xiàn)對ad轉(zhuǎn)換器、數(shù)據(jù)緩沖器、時(shí)鐘、數(shù)據(jù)傳輸?shù)倪壿嬁刂啤?第二章 數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)本數(shù)據(jù)系統(tǒng)以fpg

20、a為中心、主要包括數(shù)據(jù)采集電路、通信接口電路、電源模塊等幾部分。其中中心控制邏輯主要負(fù)責(zé)產(chǎn)生各部分的控制信號(hào)，完成對整個(gè)系統(tǒng)的邏輯控制和對來自面板的工作模式控制信號(hào)的軟件消抖，并對所采數(shù)據(jù)進(jìn)行編禎處理，電源模塊為該系統(tǒng)供電的同時(shí)，也為前端傳感器提供了供電電源。fpga(field programmable gate array)是從pal，gal發(fā)展而來的陣列型高密度plo器件，具有高密度，高速度，低功耗等特點(diǎn)。特別適合實(shí)現(xiàn)復(fù)雜的組合邏輯。2.1 系統(tǒng)的結(jié)構(gòu)設(shè)計(jì)2.1.1 術(shù)語定義和數(shù)據(jù)組織一個(gè)采樣周期內(nèi)的系統(tǒng)采集的數(shù)據(jù)稱為一幀數(shù)據(jù)。系統(tǒng)設(shè)置的緩存能容納多幀數(shù)據(jù)，當(dāng)緩存存儲(chǔ)容量不夠存下一幀數(shù)據(jù)

21、時(shí)就要轉(zhuǎn)移數(shù)據(jù)，每次轉(zhuǎn)移的數(shù)據(jù)稱為一塊數(shù)據(jù)。數(shù)據(jù)采集的目的是在信號(hào)發(fā)生后再現(xiàn)信號(hào)，所以為了便于數(shù)據(jù)回放（軟件回放或者硬件回放），必須保存數(shù)據(jù)幀和數(shù)據(jù)塊相關(guān)信息。系統(tǒng)保存的數(shù)據(jù)包括：被采樣信號(hào)數(shù)據(jù)；采樣門采樣距離、采樣寬度；數(shù)據(jù)幀、數(shù)據(jù)塊相關(guān)信息。2.2 硬件設(shè)計(jì) 2.2.1 精細(xì)采集模塊結(jié)構(gòu)圖1中，i路和q路雷達(dá)信號(hào)首先分別進(jìn)入衰減選擇，接著進(jìn)入直流電平調(diào)整，然后進(jìn)入ad轉(zhuǎn)換，在36mhz采樣頻率下完成12位分辨率的ad轉(zhuǎn)換，實(shí)現(xiàn)i路和q路的數(shù)據(jù)采集。這里使用的ad芯片型號(hào)為ad9226-ars，其主要性能指標(biāo)：轉(zhuǎn)換速度65ms/s，精度為12位。具體的應(yīng)用電路見圖2.該電路使用單端輸入，輸入

22、電壓必須在0.51.5v之間，這可以通過一個(gè)運(yùn)算放大器實(shí)現(xiàn)，本系統(tǒng)使用ad8086運(yùn)放，實(shí)現(xiàn)直流電平調(diào)整，同時(shí)也起到緩沖的作用。具體電路圖見圖3。為了盡可能提高ad轉(zhuǎn)換后數(shù)據(jù)的分辨率，對電源、接地、電路布局進(jìn)行了一些處理。所選用的運(yùn)算放大器、電阻、電容等器件具有穩(wěn)定的性能，電阻電容溫漂小、漏電小。模擬輸入的引線盡可能的短、粗。這些措施對實(shí)現(xiàn)分辨率指標(biāo)有一定的幫助，保證了數(shù)據(jù)來源的可靠性。max4221 ad8056 ad9226 lcx574 xcs3正北脈cy7c1041 i路max4221 ad8056 ad9226 lcx574 q路 同步脈沖 方位脈沖 衰減選擇直流電平調(diào)整12位a/d

23、轉(zhuǎn)換數(shù)據(jù)鎖存邏輯控制數(shù)據(jù)加頭保存數(shù)據(jù)圖1 精細(xì)采集模塊結(jié)構(gòu)圖2 ad9226應(yīng)用電路圖圖3 采用ad8056運(yùn)放實(shí)現(xiàn)直流電平調(diào)整2.2.2 通信接口部分通用串行總線usb是一種新型的通信標(biāo)準(zhǔn)，它具有使用靈活，連接方便，通信速度快，能獨(dú)立供電等特點(diǎn)。目前，越來越多的計(jì)算機(jī)外圍設(shè)備開始采用usb的通信接口。由于本系統(tǒng)采集速度高數(shù)據(jù)量大，因此，也采用了usb通信接口。目前生產(chǎn)usb芯片的廠商很多，主要的產(chǎn)品有cypress公司的ez-usb，phipilips公司的pdusbd12，national semiconductor公司r的usb9604等。本設(shè)計(jì)采用的是cypress公司的帶8051內(nèi)核

24、單片機(jī)的ez-usb系列參cy7c68013。該芯片采用改進(jìn)的8051內(nèi)核，與標(biāo)準(zhǔn)的8051指令完全兼容，除此之外內(nèi)部還集成了存儲(chǔ)器、智能usb接口引擎、usb收發(fā)模塊、串行口等。在usb下芯片cy7c68013c和epf10k10tc144-3fpga之間采用了fifo（first in first out sram）芯片作為數(shù)據(jù)交換的緩沖連接，這樣可以使usb接口芯片和fpga之間的最大數(shù)據(jù)交換速度超過usb總線的速度，使之不會(huì)成為數(shù)據(jù)傳輸?shù)钠款i，從而使fpga和主機(jī)之間的數(shù)據(jù)傳輸速度只受usb協(xié)議限制。由于cy7c68013c芯片內(nèi)嵌8位8051處理器，因此使用兩片fifo芯片實(shí)現(xiàn)fpg

25、a和usb接口之間的雙向通信。fifo芯片選用具有16k9bits內(nèi)存的idt7206，從fpga傳輸?shù)臄?shù)據(jù)首先保存在fifo中，然后再由cy7c68013帶走，這樣使數(shù)據(jù)的傳輸不會(huì)出現(xiàn)堵塞的情況。對與idt7206只具有雙端數(shù)據(jù)總線和狀態(tài)信號(hào)，沒有地址總線，所以fpga采用i/o譯碼的方式直接訪問fifo。fifo的狀態(tài)信號(hào)有空、半滿和滿，它們都是低電平有效，通過這三個(gè)信號(hào)就可以靈活的控制fifo的讀寫。cypress公司為ez-usb系列的芯片提供了固件程序和驅(qū)動(dòng)程序模塊和例程。固件程序與驅(qū)動(dòng)程序可以獨(dú)立的被調(diào)試，且調(diào)試方便，相對于其它usb芯片，可以提高開發(fā)速度。2.3 軟件設(shè)計(jì)2.3.

26、1 fpga內(nèi)部功能模塊分析fpga內(nèi)置多個(gè)功能部件，主要包括雷達(dá)信號(hào)采集控制模塊與pci接口邏輯模塊。fpga內(nèi)部功能組成原理圖如圖4所示。圖4 fpga內(nèi)部邏輯原理圖圖中共有兩個(gè)模塊，xd模塊主要完成對輸入信號(hào)的消抖，能使系統(tǒng)工作更穩(wěn)定。sample模塊是本系統(tǒng)的核心部分，它主要負(fù)責(zé)各部分的邏輯控制及ad采樣數(shù)據(jù)的編禎處理。fpga作為系統(tǒng)總的控制樞紐，參與了系統(tǒng)具體任務(wù)的實(shí)現(xiàn)。內(nèi)部功能模塊的工作過程為：首先采集控制模塊通過對ad轉(zhuǎn)換電路的時(shí)序控制將雷達(dá)視頻信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)并暫存于fpga內(nèi)部雙口ram中，然后再將雙口ram中的數(shù)據(jù)通過pci接口邏輯模塊送往計(jì)算機(jī)。2.3.2 采集控制模

27、塊本系統(tǒng)要求能夠在普通顯示器上對采集的雷達(dá)視頻回波信號(hào)進(jìn)行長時(shí)間的實(shí)時(shí)顯示。同時(shí)在顯示過程中，可對任意區(qū)域設(shè)置采集方位和距離波門，將采集的數(shù)據(jù)實(shí)時(shí)存儲(chǔ)在磁盤陣列上。采集卡與計(jì)算機(jī)之間的數(shù)據(jù)交換以fpga內(nèi)部配置的高速雙口ram作為數(shù)據(jù)傳輸?shù)木彌_器，采用兩片雙口ram乒乓切換的方式進(jìn)行數(shù)據(jù)傳輸。具體方法為：在fpga內(nèi)部配置兩片雙口ram，采集開始時(shí)，將采集數(shù)據(jù)往第一片雙口ram中寫，當(dāng)?shù)谝黄p口ram寫滿時(shí)，采集控制模塊產(chǎn)生乒乓切換信號(hào)，數(shù)據(jù)自動(dòng)存入第二片雙口ram中，同時(shí)以dma方式將第一片雙口ram中的采集數(shù)據(jù)傳送給計(jì)算機(jī),如此輪換交替。這樣dma傳輸和接收a/d數(shù)據(jù)可以同時(shí)進(jìn)行，而dma

28、的速率遠(yuǎn)大于a/d采集速率，從而有效地避免數(shù)據(jù)丟失。第三章 fpga在系統(tǒng)中的應(yīng)用fpga領(lǐng)域的快速發(fā)展室fpga片上資源大量豐富，尤其使其高速性能和片上ram使其特別適用于高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)。本系統(tǒng)中fpga設(shè)計(jì)主要包括時(shí)鐘網(wǎng)絡(luò)、雙端ram、控制邏輯等。3.1 時(shí)鐘及相關(guān)網(wǎng)絡(luò) 時(shí)鐘電路是高速時(shí)序電路設(shè)計(jì)的關(guān)鍵，本系統(tǒng)涉及20mhz和66 mhz高速時(shí)鐘，時(shí)鐘是系統(tǒng)設(shè)計(jì)的一個(gè)重要內(nèi)容。系統(tǒng)在一般邏輯控制和數(shù)據(jù)采集時(shí)采用20mhz時(shí)鐘，存儲(chǔ)電路工作在66mhz時(shí)鐘下。為了提高時(shí)鐘同步性能、系統(tǒng)工作頻率和系統(tǒng)可靠性，設(shè)計(jì)采用如下措施： 1 輸入信號(hào)盡量通過鎖存器； 2 保證每路始終負(fù)載相當(dāng)，以

29、便減小時(shí)鐘漂移； 3 通過異步雙端口存儲(chǔ)器解決異步時(shí)鐘匹配問題； 4 大量使用有限狀態(tài)機(jī)，提高設(shè)計(jì)的可靠性； 5 大量采用流水線技術(shù)，提高系統(tǒng)工作主頻。3.2 雙端口ram 由于fifo的容量有限，每塊數(shù)據(jù)包含的數(shù)據(jù)幀數(shù)有限，故必須在適當(dāng)?shù)臅r(shí)候進(jìn)行數(shù)據(jù)切換。切換帶來的塊控制數(shù)據(jù)和對應(yīng)每塊數(shù)據(jù)的采樣門計(jì)數(shù)器數(shù)據(jù)的數(shù)據(jù)量相對較小，設(shè)計(jì)通過設(shè)置了片上雙端口ram（control data ram），實(shí)現(xiàn)數(shù)據(jù)的緩沖。fpga廠商提供的參數(shù)化模塊庫lpm（library of parameterized modules）中的雙端口ram模塊都是只能一端讀、一端寫的雙端口ram。設(shè)計(jì)采用lpm_ram_d

30、p模塊再外加控制邏輯和仲裁邏輯的方法實(shí)現(xiàn)了兩端都能進(jìn)行讀寫操作的雙端口ram。每次數(shù)據(jù)切換時(shí)fpga首先刷新sgtm，申請pci總線進(jìn)行dma操作，dma響應(yīng)后首先傳送雙端口ram的對應(yīng)半?yún)^(qū)的數(shù)據(jù)，然后傳輸對應(yīng)的fifo上的數(shù)據(jù)。3.3 控制邏輯控制邏輯實(shí)現(xiàn)對距離計(jì)數(shù)器、采樣點(diǎn)計(jì)數(shù)器、塊內(nèi)采樣點(diǎn)計(jì)數(shù)器、塊內(nèi)幀計(jì)數(shù)器等的控制；實(shí)現(xiàn)系統(tǒng)的設(shè)置和control data ram和sgtm的刷新，實(shí)現(xiàn)對fifo的讀操作、寫操作控制和其它控制。 第四章 fpga完成的工作fpga領(lǐng)域的快速發(fā)展使fpga片上資源大量豐富，尤其使其高速性能和片上ram使其特別適用于高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)。4.1 采集波門的

31、產(chǎn)生如圖1所示，進(jìn)入fpga芯片后數(shù)據(jù)保存到ram中之前必須加入數(shù)據(jù)頭，以便主機(jī)得到這些精細(xì)采集數(shù)據(jù)時(shí)能方便地區(qū)別各次采集，該數(shù)據(jù)頭沒有包括當(dāng)前的方位信息，這是因?yàn)榇藭r(shí)的方位和距離信息是已知的。波門的形成過程見圖5，是精細(xì)采集模塊中數(shù)據(jù)形成流程圖。首先，主機(jī)通過usb接口模塊的輸入點(diǎn)2得到fifo中的檢測結(jié)果，然后取出感興趣的檢測結(jié)果，將其方位和距離信息通過輸出端口2發(fā)送到xcs30內(nèi)部的方位和距離寄存器中。在下一次雷達(dá)掃描過程中，不斷比較當(dāng)前方位，如果當(dāng)前方位和寄存器中的值相等，在進(jìn)行距離的比較。在方位相同的前提下記錄當(dāng)前距離，如果記錄的當(dāng)前距離與距離寄存器中的值相等，則開始一個(gè)波門。在波門

32、有效期間，對i路、q路進(jìn)行36mhz、12位的數(shù)據(jù)采集，采集結(jié)果通過xcs30保存到ram中。當(dāng)波門的有效時(shí)間持續(xù)有效一段時(shí)間后（這段時(shí)間決定采集波門的寬度），波門信號(hào)變?yōu)闊o效，至此完成一次開窗采集過程。4.2方位寄存器和距離寄存器方位寄存器為12位，距離寄存器為17位，考慮到usb接口芯片數(shù)據(jù)線為8位，同時(shí)根據(jù)usb協(xié)議主機(jī)發(fā)送字節(jié)數(shù)的約束，最后決定距離寄存器采用20位，20位中的高三位數(shù)據(jù)沒有參與距離的比較。寫方位信息和距離信息到xcs30中的過程是通過接口芯片的塊輸出端點(diǎn)完成的。8051的數(shù)據(jù)線為8位，為了發(fā)送12位的方位信息或20位的距離信息，必須通過多次傳輸才能完成。4.3 記錄當(dāng)前

33、方位和當(dāng)前距離對于當(dāng)前方位使用一個(gè)12位的計(jì)數(shù)器進(jìn)行方位脈沖的下降沿的計(jì)數(shù)，這個(gè)計(jì)數(shù)器的清零信號(hào)使用正北信號(hào)的下降沿。對于當(dāng)前距離的記錄，使用一個(gè)17位的計(jì)數(shù)器對36mhz采集時(shí)鐘進(jìn)行計(jì)數(shù)，清零信號(hào)使用同步脈沖的下降沿。主機(jī)usb接口 當(dāng)前方位 清零 采樣時(shí)鐘方位信息12位距離信息18位方位脈沖計(jì)數(shù)，正北清零比較是否相等在同步頭開始時(shí)，對時(shí)鐘計(jì)數(shù)，經(jīng)過指定的延遲后，產(chǎn)生一個(gè)采集波門精確采集通道a/d轉(zhuǎn)換、鎖存器24位數(shù)據(jù)地址發(fā)生器保存精確采集數(shù)據(jù)的ram通過ep4in輸入主機(jī)通過ep4out輸入方位距離寄存器 圖5 精細(xì)采集模塊中數(shù)據(jù)形成流程圖4.4 波門的產(chǎn)生和終止在采樣時(shí)鐘的上升沿時(shí)，如果

34、當(dāng)前的方位和距離都是設(shè)定的方位和距離時(shí)，產(chǎn)生一個(gè)波門的開始信號(hào)，經(jīng)過64個(gè)距離單元對應(yīng)的時(shí)間為1.78us，也就是說，這時(shí)開的采集波門寬度為1.78us。4.5 在每幀數(shù)據(jù)開始時(shí)添加標(biāo)識(shí)位（即數(shù)據(jù)幀加頭） 檢測時(shí)在數(shù)據(jù)進(jìn)入雙口ram前有一個(gè)數(shù)據(jù)幀加頭的過程，加入的數(shù)據(jù)頭包括幀起始標(biāo)志、當(dāng)前方位信息。在精細(xì)采集過程中，由于每一幀數(shù)據(jù)都是在主機(jī)指定的方位和距離的前提下進(jìn)行的，所以沒有必要再添加方位和距離信息。這里的數(shù)據(jù)頭將只包括每一幀的起始標(biāo)志。4.6 精細(xì)采集數(shù)據(jù)的存儲(chǔ)在波門有效期間，ad轉(zhuǎn)換后的兩路數(shù)據(jù)將保存到ram中，在進(jìn)入ram中時(shí)，必須先加上數(shù)據(jù)頭標(biāo)志，然后再寫入一次采集所得的數(shù)據(jù)。實(shí)現(xiàn)

35、原理見圖6。i路、q路回波輸入 fpga 36mhz 時(shí)鐘 rama/d轉(zhuǎn)換 clkclk鎖存器 oe#ffffff數(shù)據(jù)地址計(jì)數(shù)器圖6 精細(xì)采集數(shù)據(jù)存儲(chǔ)在加數(shù)據(jù)頭時(shí)，鎖存器oe端由fpga置為無效，此時(shí)的鎖存器輸出為高阻狀態(tài)。fpga將鎖存器置為高阻的同時(shí)，將內(nèi)部的“ffffff”放到數(shù)據(jù)總線上；在不進(jìn)行加數(shù)據(jù)頭時(shí)，鎖存器oe端由fpga置為有效，數(shù)據(jù)總線上的數(shù)據(jù)為鎖存器輸出的12位數(shù)據(jù)。這樣通過對鎖存器使能端的控制，實(shí)現(xiàn)了數(shù)據(jù)在保存到ram之前完成添加數(shù)據(jù)幀標(biāo)志的工作。圖6中，鎖存器的鎖存時(shí)鐘clk與ad轉(zhuǎn)換芯片的采集時(shí)鐘clk反相，這樣在晶振時(shí)鐘的上升沿實(shí)現(xiàn)ad的轉(zhuǎn)換，在晶振時(shí)鐘的下降沿實(shí)

36、現(xiàn)鎖存器的一次鎖存。通過這樣的設(shè)計(jì)錯(cuò)開了ad采樣和鎖存采樣的取樣時(shí)刻，保證了數(shù)據(jù)的正確性。4.7 數(shù)據(jù)傳輸對于cy7c68013c而言，其內(nèi)部的8051有16位的地址線，但是考慮到外部儲(chǔ)存器的容量為256kb，8051的地址線僅能尋址64kb，最后采用對讀脈沖進(jìn)行計(jì)數(shù)產(chǎn)生地址信息的方法對存儲(chǔ)器的訪問。除了對8051發(fā)出的讀脈沖的異步處理外，在傳輸過程中還需要解決24位數(shù)據(jù)轉(zhuǎn)換為8位數(shù)據(jù)、2路數(shù)據(jù)的分離等問題?？梢酝ㄟ^圖7來理解。圖中ram的讀脈沖經(jīng)過抽取8051（包含在cy7c68013c內(nèi)的處理器）的讀脈沖，每四個(gè)抽一個(gè)。在存儲(chǔ)器接口方面，抽取的脈沖給ram的rd端，完成存儲(chǔ)器讀脈沖的實(shí)現(xiàn)，

37、每4次8051的rd脈沖讀取一個(gè)ram地址內(nèi)的數(shù)據(jù)。與8051接口方面。先將8051的讀脈沖延遲3個(gè)時(shí)鐘，形成一個(gè)延遲的8051讀脈沖信號(hào)，利用這個(gè)信號(hào)，完成把讀入fpga內(nèi)的一個(gè)ram地址的數(shù)據(jù)傳送給8051，這個(gè)信號(hào)的第一個(gè)讀脈沖的下降沿是第一時(shí)刻，第二個(gè)讀脈沖的下降沿是第二時(shí)刻。在第一時(shí)刻讀入數(shù)據(jù)為1010regin【23：20】，第二時(shí)刻讀入數(shù)據(jù)為regin【19：12】，這兩個(gè)時(shí)刻讀入的數(shù)據(jù)方為一個(gè)完整的采集結(jié)果數(shù)據(jù)，通過在主機(jī)的應(yīng)用程序中組合兩次讀入的數(shù)據(jù)，最后得到的數(shù)據(jù)格式為“a12位采集結(jié)果數(shù)據(jù)“，這一種格式表示是i路的12位數(shù)據(jù)。同理，第三時(shí)刻和第四時(shí)刻讀入的數(shù)據(jù)為q路的12

38、位。傳輸精細(xì)采集數(shù)據(jù)時(shí)fpga內(nèi)部各個(gè)讀脈沖之間的時(shí)序見圖7所示。圖7 傳輸精細(xì)數(shù)據(jù)時(shí)fpga內(nèi)部各個(gè)讀脈沖之間的時(shí)序以上是存儲(chǔ)器讀脈沖的實(shí)現(xiàn)過程，存儲(chǔ)器地址則是通過對8051發(fā)出讀脈沖計(jì)數(shù)而得到。下面再從整體上看保存的精細(xì)采集數(shù)據(jù)是如何發(fā)送給usb接口模塊的?；驹砜梢酝ㄟ^圖7來說明。傳輸過程為：當(dāng)主機(jī)發(fā)送一個(gè)in令牌給an2131qc的管道2時(shí)，an2131qc執(zhí)行對應(yīng)的管道中斷程序。再中斷程序中，an2131qc發(fā)出連續(xù)的64個(gè)讀脈沖，這64個(gè)讀脈沖通過4抽1，得到16個(gè)讀脈沖。這16個(gè)讀脈沖送給存儲(chǔ)器的rd引腳，同時(shí)計(jì)數(shù)器對16個(gè)讀脈沖進(jìn)行計(jì)數(shù)，得到存儲(chǔ)器的地址送給存儲(chǔ)器的地址線。在

39、第一個(gè)讀脈沖的下降沿時(shí)存儲(chǔ)器送出對應(yīng)第一個(gè)地址的24位數(shù)據(jù)到xcs30內(nèi)的24位寄存器regin。同時(shí)在xcs30內(nèi)部，把這24位作為4組數(shù)據(jù)一次保存。an2131qc發(fā)出的64個(gè)讀脈沖延遲3個(gè)時(shí)鐘后控制xcs30內(nèi)部的數(shù)據(jù)線。第一個(gè)延時(shí)的讀脈沖到來時(shí)，將圖7對應(yīng)的第一時(shí)刻內(nèi)的數(shù)據(jù)送到8位寄存器，這時(shí)an2131qc讀入8位寄存器的內(nèi)存：第二個(gè)延時(shí)的讀脈沖到來時(shí)，將圖7對應(yīng)的第二時(shí)刻內(nèi)的數(shù)據(jù)送到8位寄存器，an2131qc讀入該寄存器內(nèi)容：第三個(gè)延時(shí)的讀脈沖到來時(shí)，將第三時(shí)刻內(nèi)的數(shù)據(jù)送到8位寄存器，n2131qc讀入該寄存器內(nèi)容；第四個(gè)延時(shí)的讀脈沖到來時(shí)，將第四時(shí)刻內(nèi)的數(shù)據(jù)送到8位寄存器，an131qc讀入該寄存器內(nèi)